多变长码并行解码器制造技术

高速多变长码并行解码器，属于变长码解码技术领域，其特征在于：它采用预先计算各个有效变长码在缓存中的起始位置来选择下一个变长码，即它用加法器把各个码长检测器输出的预选码长和相应比特区域在缓存中的起始位置的值相加，得到下一个变长码在缓存中的预选起始位置，再通过它同多路选择器来确定哪一个变长码检测器输出的值为该起始位置相应的码长，所以只要构造一个连线网络分别把变长码码长集合和起始位置集合分别连于每个总线中，同一组选择器在已知一个起始位置下选择下一步变长码的起始位置，用另一组选择器根据下一个起始位置在变长码码长集合中选择相应的变长码码长。它缩短了关键路径，提高了时钟频率。

【技术实现步骤摘要】

【技术保护点】
一种高速多变长码并行解码器，其特征在于，它包含：Ａ．变长码桶移位缓存器，在时钟上升沿时刻，在变长码码流区存储原始变长码码流。该变长码码流区分为Ｎ－２（Ｌ↓［１］－１）个比特区域，其第ｉ个比特区域表示为该缓存器中的第ｐ↓［ｉ］～（ｐ↓ ［ｉ］＋Ｌ↓［ｎ］－１）个比特，其中ｐ↓［ｉ］∈｛０，Ｌ↓［１］，Ｌ↓［１］＋１，Ｌ↓［１］＋２，…，Ｎ－Ｌ↓［１］｝，ｐ↓［ｉ］为第ｉ个比特区域在缓存中的起始比特位，当（ｐ↓［ｉ］＋Ｌ↓［ｎ］－１）＞（Ｎ－１），（Ｐ↓［ｉ］＋Ｌ↓［ｎ］－１）＝Ｎ－１，第０个比特区域为缓存中的第０～（Ｌ↓［ｎ］－１）比特，最后一个比特区域为缓存中的第（Ｎ－Ｌ↓［１］）～（Ｎ－１）比特，其中Ｎ为该缓存器的容量，Ｌ↓［１］为最小的变长码码长，Ｌ↓［ｎ］为最大的变长码码长；Ｂ．变长码码长检 测器采用组合逻辑的译码电路结构，它的个数为Ｎ－２Ｌ↓［１］＋２个，上述各比特区域中的内容，并行输入各个相应的变长码码长检测器；Ｃ．加法器，它的数量比上述变长码码长检测器的数量少一个，它的作用是计算各个变长码在该缓存器中可能的起始位置 ，上述各个码长检测器输出是上述各个比特区域中预选变长码的预选码长Ｔ↓［ｉ］，这些预选码长构成一个集合Ｔ，上述有效变长码的码长就包含在集合Ｔ中，Ｔ＝｛Ｔ↓［ｉ］｜ｉ＝０，１，…，Ｎ－２Ｌ↓［１］＋１｝，上述各加法器的一个输入依次相应为上述第１个致第Ｎ－２Ｌ↓［１］＋１个预选码长，其另一个输入是由各数值Ｌ↓［１］，Ｌ↓［１］＋１，Ｌ↓［１］＋２，…，Ｎ－Ｌ↓［１］组成的数组，它们分别来自各个寄存器；Ｄ．连线网络，它具有双总线结构，上述第２个到第Ｎ－２Ｌ↓［１］＋２个码长检 测器的所有输出与第１条总线相连，上述各个加法器的所有输出与第２条总线相连，上述各加法器的输出是除了第０个比特区域外，其余各个比特区域内中预选变长码在上述缓存中的起始位置，各个比特区域中的预选变长码的起始位置构成了集合ｓ，ｓ＝｛ｓ↓［ｉ］｜ｓ↓［ｉ］＝Ｔ↓［ｉ］＋ｐ↓［ｉ］，ｉ＝０，１，…，Ｎ－２Ｌ↓［１］＋１｝，即第０个比特区域除外，有效变长码在缓存器中的起始位置包含在ｓ中；Ｅ．选择器组１，用于选择有效变长码的码长，它共有＊Ｎ／Ｌ↓［１］」－１个，其中＊Ｎ／Ｌ↓［１］ 」代表不大于Ｎ／Ｌ↓［１］的最大整数，每一个选择器的输入端与上述第１条总线相连，第１个选择器的选择控制端与上述用于检测第０个比...

【技术特征摘要】

【专利技术属性】
技术研发人员：王晓军，杨华中，苏植丰，
申请(专利权)人：清华大学，潮州市创佳电子有限公司，
类型：发明
国别省市：11[中国|北京]