一种集成静电防护的HEMT结构及其制作方法技术

本发明专利技术公开了一种集成静电防护的HEMT结构及其制作方法，是在HEMT外延结构上形成ESD外延结构，其中ESD外延结构顶部具有附加层，通过蚀刻和隔离形成HEMT器件区域和ESD器件区域后，同步沉积金属于HEMT区域制作源极金属、漏极金属，于ESD区域制作第一电极；然后同步蚀刻附加层和HEMT外延结构的帽层形成开口，同步沉积金属于附加层的开口制作第二电极，于帽层的开口制作栅极金属。本发明专利技术减少了需要光刻制程的电极制作工序，降低产能占用，缩短生产周期。缩短生产周期。缩短生产周期。

【技术实现步骤摘要】
一种集成静电防护的HEMT结构及其制作方法


[0001]本专利技术涉及半导体
，尤其涉及一种集成静电防护的HEMT结构及其制作方法。

技术介绍

[0002]随着半导体器件微型化和集成化的需求，在小面积的半导体芯片中形成多个半导体功能元器件的集成电路工业经历了快速的发展。
[0003]高电子迁移率晶体管(HEMT)是异质结场效应晶体管，由于势垒和沟道层界面有着较大的自发极化和压电极化不连续性，因此在异质结界面存在大量的剩余极化电荷，从而在界面形成高浓度的二维电子气。HEMT具有二维电子气(2DEG)浓度高，迁移率高，击穿电场强等优点被广泛用于高温，高频和高压微波器件，应用于航天航空、雷达、医疗和微波通信等各方面。由于静电放电(EDS)事件等，HEMT很容易被高压损坏，因此，需要与HEMT或类似器件一起使用，而不影响器件工作的保护电路。
[0004]在HEMT结构中集成ESD结构可以满足半导体器件集成化和小型化的要求，但也增加了多次光刻工序，延长了生产周期，减少了产能，因此，精简工序具有重要的意义。

技术实现思路

[0005]本专利技术的目的在于克服现有技术存在的不足，提供一种集成静电防护的HEMT结构及其制作方法。
[0006]为了实现以上目的，本专利技术的技术方案为：
[0007]一种集成静电防护的HEMT结构的制作方法，包括：
[0008]1)提供或通过外延工艺形成HEMT外延结构和位于HEMT外延结构之上的ESD外延结构，所述HEMT外延结构的顶部包括帽层，所述ESD外延结构由下至上包括第一材料层、第二材料层和附加层，第一材料层和第二材料层形成PN结；
[0009]2)采用光刻技术蚀刻附加层和第二材料层；
[0010]3)采用光刻技术蚀刻第一材料层，形成台面；
[0011]4)通过器件隔离隔开HEMT区域和ESD区域；
[0012]5)同步沉积金属于HEMT区域的帽层之上制作源极金属、漏极金属，于第一材料层的台面上制作第一电极；
[0013]6)采用光刻技术，同步蚀刻附加层和帽层形成开口，同步沉积金属于第二材料层的开口制作第二电极，于帽层的开口制作栅极金属。
[0014]可选的，所述HEMT外延结构还包括第一蚀刻停止层，所述帽层设于第一蚀刻停止层之上；所述附加层包括第二蚀刻停止层和设于第二蚀刻停止层之上的牺牲层。
[0015]可选的，所述牺牲层具有与所述帽层相同的蚀刻特性。
[0016]可选的，所述HEMT外延结构是GaAs基pHEMT外延结构，所述帽层和所述第一材料层的材料是n+型GaAs，所述第二材料层的材料是p型GaAs，所述牺牲层的材料是p型GaAs，所述
第一蚀刻停止层和第二蚀刻停止层的材料是InGaP或者AlAs。
[0017]可选的，所述帽层的厚度为20～80nm，所述第一蚀刻停止层的厚度为1～20nm，所述牺牲层的厚度为5～30nm，所述第二蚀刻停止层的厚度为1～20nm。
[0018]可选的，还包括设于所述帽层和第一材料层之间的第三蚀刻停止层和设于所述第一材料层和第二材料层之间的第四蚀刻停止层。
[0019]可选的，步骤6)中，还包括蚀刻去除所述开口内的第一蚀刻停止层和第二蚀刻停止层的步骤。
[0020]可选的，步骤6)中，沉积金属后，还包括进行合金化工艺的步骤，使所述栅极金属与所述第一蚀刻停止层形成肖特基接触，所述第二电极扩散通过所述第二蚀刻停止层与所述第二材料层形成欧姆接触。
[0021]一种集成静电防护的HEMT结构，包括HEMT外延结构，HEMT外延结构的顶部为帽层，HEMT外延结构通过器件隔离形成HEMT区域和ESD区域，ESD区域上设有ESD外延结构；所述ESD外延结构由下至上包括第一材料层、第二材料层和附加层，第一材料层和第二材料层形成PN结，第一电极设于第一材料层的台面上，附加层设有开口，第二电极设于附加层的开口内；HEMT区域的帽层上设有源极金属和漏极金属，所述帽层设有开口，栅极金属设于帽层的开口内。
[0022]可选的，所述第一电极、源极金属和漏极金属具有相同的材料或叠层结构，所述第二电极和栅极金属具有相同的材料或叠层结构。
[0023]本专利技术的有益效果为：
[0024]1)将ESD外延结构集成于HEMT外延结构上，且ESD外延结构设有附加层，附加层与HEMT外延结构的帽层同步蚀刻，从而可将ESD的一金属电极与HEMT的源极金属和漏极金属同步制作，另一金属电极与HEMT的栅极金属同步制作，减少了需要光刻制程的电极制作工序，降低产能占用，缩短生产周期，提高经济效益；
[0025]2)满足集成化和小型化的需求，适于实际生产应用。
附图说明
[0026]图1为实施例1的集成静电防护的HEMT结构的制作方法的工艺流程图，图中显示各步骤得到的结构；
[0027]图2为实施例1中步骤6的子步骤的工艺流程图，图中显示各子步骤得到的结构；
[0028]图3为实施例1的集成静电防护的HEMT结构示意图；
[0029]图4为实施例2的集成静电防护的HEMT结构示意图。
具体实施方式
[0030]以下结合附图和具体实施例对本专利技术做进一步解释。本专利技术的各附图仅为示意以更容易了解本专利技术，其具体比例不代表实际比例。文中所描述的图形中相对元件的上下关系以及正面/背面的定义，在本领域技术人员应能理解是指构件的相对位置而言，因此皆可以翻转而呈现相同的构件，此皆应同属本说明书所揭露的范围。
[0031]实施例1
[0032]参考图1，实施例1以GaAs基外延结构为例，说明一种集成静电防护的HEMT结构的
制作方法，其步骤为：
[0033]步骤1，参考图1之a，提供或通过外延工艺形成HEMT外延结构1和位于HEMT外延结构1之上的ESD外延结构2。HEMT外延结构1是GaAs pHEMT外延结构，例如，由下至上包括衬底11、GaAs缓冲层12、InGaAs沟道层13、AlGaAs势垒层14、InGaP第一蚀刻停止层15和n+GaAs帽层16，此外，也可以是其他习知结构；更具体地，第一蚀刻停止层15厚度为1～20nm，n+GaAs帽层16厚度为20～80nm。ESD外延结构2由下至上包括InGaP第三蚀刻停止层21、n+GaAs第一材料层22、InGaP第四蚀刻停止层23、p GaAs第二材料层24和附加层25，附加层25进一步包括InGaP第二蚀刻停止层251和p GaAs牺牲层252；更具体地，p GaAs第二材料层24厚度为60～200nm，第二蚀刻停止层251厚度为1～20nm，p GaAs牺牲层252厚度为5～30nm。
[0034]步骤2，参考图1之b，采用光刻技术，涂布光阻层，曝光，显影，从上至下蚀刻附加层25、第二材料层24至第四蚀刻停止层23，去除光阻层，则预设区域之外的第一材料层22表面裸露；
[0035]步骤3，参考图1之c，采用光本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成静电防护的HEMT结构的制作方法，其特征在于，包括：1)提供或通过外延工艺形成HEMT外延结构和位于HEMT外延结构之上的ESD外延结构，所述HEMT外延结构的顶部包括帽层，所述ESD外延结构由下至上包括第一材料层、第二材料层和附加层，第一材料层和第二材料层形成PN结；2)采用光刻技术蚀刻附加层和第二材料层；3)采用光刻技术蚀刻第一材料层，形成台面；4)通过器件隔离隔开HEMT区域和ESD区域；5)同步沉积金属于HEMT区域的帽层之上制作源极金属、漏极金属，于第一材料层的台面上制作第一电极；6)采用光刻技术，同步蚀刻附加层和帽层形成开口，同步沉积金属于第二材料层的开口制作第二电极，于帽层的开口制作栅极金属。2.根据权利要求1所述的制作方法，其特征在于：所述HEMT外延结构还包括第一蚀刻停止层，所述帽层设于第一蚀刻停止层之上；所述附加层包括第二蚀刻停止层和设于第二蚀刻停止层之上的牺牲层。3.根据权利要求2所述的制作方法，其特征在于：所述牺牲层具有与所述帽层相同的蚀刻特性。4.根据权利要求3所述的制作方法，其特征在于：所述HEMT外延结构是GaAs基pHEMT外延结构，所述帽层和所述第一材料层的材料是n+型GaAs，所述第二材料层的材料是p型GaAs，所述牺牲层的材料是p型GaAs，所述第一蚀刻停止层和第二蚀刻停止层的材料是InGaP或者AlAs。5.根据权利要求4所述的制作方法，其特征在于：所述帽层的厚度为20～80nm...

【专利技术属性】
技术研发人员：何先良，魏鸿基，王浩，
申请(专利权)人：厦门市三安集成电路有限公司，
类型：发明
国别省市：