高介电常数金属栅及其制造方法技术

本发明专利技术公开了一种高介电常数金属栅，包括：依次叠加的高介电常数层、底部阻挡层、功函数金属层和金属导电材料层。底部阻挡层由第一TiN层和第一TaN层叠加而成。第一TiN子层采用ALD工艺形成，第二TiN子层采用PVD工艺形成。第一TiN子层直接和高介电常数层接触，防止在高介电常数层中出现由PVD工艺的等离子体产生的损伤。第一TiN子层的有效功函数大于第二TiN子层的有效功函数，能减少PMOS的阈值电压。第一和第二TiN子层的界面在第一TiN层中形成用于阻挡金属扩散的空气阻断结构。本发明专利技术还公开了一种高介电常数金属栅的制造方法。本发明专利技术能减少PMOS的阈值电压并改善阈值电压的稳定性，能对高介电常数层进行很好的保护，还能增加对金属导电材料层的金属扩散的阻挡作用。属导电材料层的金属扩散的阻挡作用。属导电材料层的金属扩散的阻挡作用。

【技术实现步骤摘要】
高介电常数金属栅及其制造方法


[0001]本专利技术涉及半导体集成电路领域，特别涉及一种具有高介电常数金属栅(HKMG)。本专利技术还涉及一种具有高介电常数金属栅的制造方法。

技术介绍

[0002]在HKMG中的高介电常数层即HK层的表面通常由形成一层由TiN层组成的盖帽(cap)层即Cap TiN，Cap TiN能够对高介电常数层进行保护并在后续刻蚀工艺中作为刻蚀停止层(etch stop layer)，Cap TiN的表面通常还会形成一层TaN层，由Cap TiN和TaN叠加形成底部阻挡层(Bottom Barrier Metal，BBM)。
[0003]由于Cap TiN最接近HK层，因此它的质量会影响到器件整体的有效功函数(EWF)。在现有28HK工艺中，Cap TiN采用的是PVD工艺沉积形成。28HK工艺表示28nm技术节点的高介电常数工艺。PVD工艺沉积Cap TiN具有如下问题：
[0004](1)、PVD存在等离子体(plasma),所以可能会对HK层造成一定的损伤(damage)。
[0005](2)、CAP TiN虽然不是功函数金属层(Work function layer)，但是由于靠近HK层，因此CAP TiN的EWF敏感性(sensitivity)也很高。对于PMOS来说，PMOS的阈值电压(Vt)需要EWF更高。
[0006]如图1所示，是现有高介电常数金属栅的结构示意图；图1中仅显示了所述第一TiN层104以下的结构示意图；现有高介电常数金属栅包括：依次叠加在半导体衬底101上的高介电常数层103、底部阻挡层、功函数金属层(未显示)和金属导电材料层(未显示)。
[0007]所述底部阻挡层由第一TiN层104和第一TaN层(未显示)叠加而成。
[0008]所述第一TiN层104采用PVD工艺形成。
[0009]通常所述半导体衬底101上同时集成有所述PMOS和NMOS。
[0010]在所述PMOS的形成区域中，所述功函数金属层包括依次叠加的P型功函数金属层和N型功函数金属层。
[0011]在所述NMOS的形成区域中，所述功函数金属层采用所述N型功函数金属层；所述NMOS的形成区域中的所述P型功函数金属层被去除且停止在所述底部阻挡层的表面上。
[0012]在所述高介电常数层103和底部的半导体衬底101表面之间的界面层102。
[0013]在所述功函数金属层和所述金属导电材料层之间还形成有顶部阻挡层。

技术实现思路

[0014]本专利技术所要解决的技术问题是提供一种高介电常数金属栅，能减少PMOS的阈值电压并改善阈值电压的稳定性，能对高介电常数层进行很好的保护，还能增加对金属导电材料层的金属扩散的阻挡作用。为此，本专利技术还提供一种高介电常数金属栅的制造方法。
[0015]为解决上述技术问题，本专利技术提供的高介电常数金属栅包括：依次叠加在半导体衬底上的高介电常数层、底部阻挡层、功函数金属层和金属导电材料层。
[0016]所述底部阻挡层由第一TiN层和第一TaN层叠加而成。
[0017]所述第一TiN层由第一TiN子层和第二TiN子层叠加而成。
[0018]所述第一TiN子层为采用ALD工艺形成的ALD TiN层。
[0019]所述第二TiN子层为采用PVD工艺形成的PVD TiN层。
[0020]所述第一TiN子层直接和所述高介电常数层接触，防止在所述高介电常数层中出现由所述第二TiN子层的PVD工艺的等离子体产生的损伤。
[0021]所述第一TiN子层的有效功函数大于所述第二TiN子层的有效功函数，利用所述第一TiN子层的设置来使所述第一TiN层的有效功函数增加，用以减少PMOS的阈值电压。
[0022]所述第一TiN子层和所述第二TiN子层的界面在所述第一TiN层中形成用于阻挡所述金属导电材料层的金属扩散的空气阻断结构。
[0023]进一步的改进是，所述半导体衬底上同时集成有所述PMOS和NMOS。
[0024]在所述PMOS的形成区域中，所述功函数金属层包括依次叠加的P型功函数金属层和N型功函数金属层。
[0025]在所述NMOS的形成区域中，所述功函数金属层采用所述N型功函数金属层；所述NMOS的形成区域中的所述P型功函数金属层被去除且停止在所述底部阻挡层的表面上。
[0026]进一步的改进是，所述半导体衬底包括硅衬底。
[0027]进一步的改进是，所述P型功函数金属层的材料包括TiN、TaN或TaC。
[0028]进一步的改进是，所述N型功函数金属层的材料包括TiAl，TiAlC，TiAlN。
[0029]进一步的改进是，在所述高介电常数层和底部的半导体衬底表面之间的界面层。
[0030]进一步的改进是，所述高介电常数层包括二氧化铪。
[0031]进一步的改进是，所述金属导电材料层的金属材料包括Al。
[0032]为解决上述技术问题，本专利技术提供的高介电常数金属栅的制造方法包括如下步骤：
[0033]步骤一、在半导体衬底上形成高介电常数层。
[0034]步骤二、形成由第一TiN层和第一TaN层叠加而成的底部阻挡层，形成所述TiN层的分步骤包括：
[0035]步骤21、采用ALD工艺在所述高介电常数层表面形成第一TiN子层。
[0036]步骤22、采用PVD工艺在所述第一TiN子层表面形成第二TiN子层。
[0037]所述第一TiN子层在步骤22中防止所述第二TiN子层的PVD工艺的等离子体对所述高介电常数层表面产生损伤。
[0038]所述第一TiN子层的有效功函数大于所述第二TiN子层的有效功函数，利用所述第一TiN子层的设置来使所述第一TiN层的有效功函数增加，用以减少PMOS的阈值电压。
[0039]步骤三、形成功函数金属层。
[0040]步骤四、形成金属导电材料层。
[0041]所述第一TiN子层和所述第二TiN子层的界面在所述第一TiN层中形成用于阻挡所述金属导电材料层的金属扩散的空气阻断结构。
[0042]由所述高介电常数层、所述底部阻挡层、所述功函数金属层和所述金属导电材料层叠加形成高介电常数金属栅。
[0043]进一步的改进是，半导体衬底上同时集成有所述PMOS和NMOS；步骤三包括如下分步骤：
[0044]步骤31、形成P型功函数金属层；所述P型功函数金属层覆盖所述NMOS的形成区域和所述PMOS的形成区域。
[0045]步骤32、以所述底部阻挡层为刻蚀停止层对所述P型功函数金属层进行图形化刻蚀，以将所述NMOS的形成区域的所述P型功函数金属层去除并使所述PMOS的形成区域的所述P型功函数金属层保留。
[0046]步骤33、形成N型功函数金属层；所述N型功函数金属层覆盖所述NMOS的形成区域和所述PMOS的形成区域。
[0047]在所述PMOS的形成区域本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高介电常数金属栅，其特征在于，包括：依次叠加在半导体衬底上的高介电常数层、底部阻挡层、功函数金属层和金属导电材料层；所述底部阻挡层由第一TiN层和第一TaN层叠加而成；所述第一TiN层由第一TiN子层和第二TiN子层叠加而成；所述第一TiN子层为采用ALD工艺形成的ALD TiN层；所述第二TiN子层为采用PVD工艺形成的PVD TiN层；所述第一TiN子层直接和所述高介电常数层接触，防止在所述高介电常数层中出现由所述第二TiN子层的PVD工艺的等离子体产生的损伤；所述第一TiN子层的有效功函数大于所述第二TiN子层的有效功函数，利用所述第一TiN子层的设置来使所述第一TiN层的有效功函数增加，用以减少PMOS的阈值电压；所述第一TiN子层和所述第二TiN子层的界面在所述第一TiN层中形成用于阻挡所述金属导电材料层的金属扩散的空气阻断结构。2.如权利要求1所述的高介电常数金属栅，其特征在于：所述半导体衬底上同时集成有所述PMOS和NMOS；在所述PMOS的形成区域中，所述功函数金属层包括依次叠加的P型功函数金属层和N型功函数金属层；在所述NMOS的形成区域中，所述功函数金属层采用所述N型功函数金属层；所述NMOS的形成区域中的所述P型功函数金属层被去除且停止在所述底部阻挡层的表面上。3.如权利要求2所述的高介电常数金属栅，其特征在于：所述半导体衬底包括硅衬底。4.如权利要求2所述的高介电常数金属栅，其特征在于：所述P型功函数金属层的材料包括TiN、TaN或TaC。5.如权利要求2所述的高介电常数金属栅，其特征在于：所述N型功函数金属层的材料包括TiAl，TiAlC，TiAlN。6.如权利要求1所述的高介电常数金属栅，其特征在于：在所述高介电常数层和底部的半导体衬底表面之间的界面层。7.如权利要求1所述的高介电常数金属栅，其特征在于：所述高介电常数层包括二氧化铪。8.如权利要求1所述的高介电常数金属栅，其特征在于：所述金属导电材料层的金属材料包括Al。9.一种高介电常数金属栅的制造方法，其特征在于，包括如下步骤：步骤一、在半导体衬底上形成高介电常数层；步骤二、形成由第一TiN层和第一TaN层叠加而成的底部阻挡层，形成所述TiN层的分步骤包括：步骤21、采用ALD工艺在所述高介电常数层表面形成第一TiN子层；步骤22、采用PVD工艺在所述第...

【专利技术属性】
技术研发人员：王诗昊，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：