一种多栅极装置，包括第一与第二通道层分别位于基板上的p型区与n型区中。p型栅极堆叠与n型栅极堆叠分别位于第一与第二通道层周围。p型栅极堆叠包括p型功函数层，位于围绕第一通道层的第一栅极介电层上。p型功函数层包括无氟钨。第一金属填充层位于p型功函数层上。n型栅极堆叠包括n型功函数层位于为绕第二通道层的第二栅极介电层上。盖层位于n型功函数层上。相邻的第一通道层与相邻的第二通道层之间分别具有第一与第二氧浓度，且第二氧浓度大于第一氧浓度。第二金属填充层，位于盖层上。第一金属填充层与第二金属填充层的材料不同。一金属填充层与第二金属填充层的材料不同。一金属填充层与第二金属填充层的材料不同。
【技术实现步骤摘要】
多栅极装置
[0001]本技术实施例涉及集成电路装置，尤其涉及多栅极装置如全绕式栅极装置。
技术介绍
[0002]电子产业对更小且更快的电子装置的需求持续成长，其可同时支持大量的复杂功能。为了符合这些需求，集成电路产业的持续趋势为制造低成本、高效能、与低能耗的集成电路。达成这些目标的主要方法为减少集成电路尺寸(比如最小的集成电路结构尺寸)，进而改善产能与降低相关成本。然而缩小尺寸亦增加集成电路制造工艺的复杂度。因此为了实现集成电路装置与其效能的持续进展，集成电路的制造工艺与技术亦需类似进展。
[0003]近来已导入多栅极装置以改善栅极控制。多栅极装置可增加栅极
‑
通道耦合、减少关闭状态电流及/或降低短通道效应。这些多栅极装置之一为全绕式栅极装置，其包括堆叠的多个通道，且其栅极结构可部分或完全延伸于多个通道周围以接触通道区的至少两侧。全绕式栅极装置可大幅缩小集成电路技术、维持栅极控制、缓解短通道效应、以及无缝整合至现有的集成电路制造工艺。随着全绕式栅极装置持续缩小，如何采用现有技术缩小全绕式栅极装置的栅极电阻而不劣化全绕式栅极装置的效能将面临挑战。综上所述，虽然现有的全绕式栅极装置与其制作方法通常适用于预期目的，但无法符合所有方面的需求。
技术实现思路
[0004]本技术的目的在于提出一种多栅极装置，以解决上述至少一个问题。
[0005]本技术一实施例提供多栅极装置，包括多个第一通道层位于基板上的p型区中；多个第二通道层，位于基板上的n型区中；p型栅极堆叠，位于第一通道层周围；以及n型栅极堆叠，位于第二通道层周围。p型栅极堆叠包括第一栅极介电层，围绕第一通道层；p型功函数层，位于围绕第一通道层的第一栅极介电层上，p型功函数层包括无氟钨，且相邻的第一通道层之间具有第一氧浓度；以及第一金属填充层，位于p型功函数层上，且第一金属填充层包括第一材料。n型栅极堆叠包括第二栅极介电层，围绕第二通道层；n型功函数层，位于第二栅极介电层上，且n型功函数层围绕第二通道层；盖层，位于n型功函数层上，盖层围绕第二通道层，其中相邻的第二通道层之间具有第二氧浓度，且第二氧浓度大于第一氧浓度；以及第二金属填充层，位于盖层上，第二金属填充层包括第二材料，且第二材料不同于第一材料。
[0006]根据本技术其中的一个实施方式，还包括：一第一阻挡层，位于该p型栅极堆叠中的该第一栅极介电层与该p型功函数层之间，且该第一阻挡层围绕多个所述第一通道层；以及一第二阻挡层，位于该n型栅极堆叠中的该盖层上。
[0007]根据本技术其中的一个实施方式，还包括一阻挡层位于该盖层与该第二金属填充层之间。
[0008]根据本技术其中的一个实施方式，该第二金属填充层包括无氟钨。
[0009]根据本技术其中的一个实施方式，该n型功函数层包括铝。
[0010]根据本技术其中的一个实施方式，该p型功函数层填入相邻的多个所述第一通道层之间的间隙。
[0011]根据本技术其中的一个实施方式，该第一金属填充层包括氮化钛、氮化钽、氮化钽硅、铝及/或铜。
[0012]根据本技术其中的一个实施方式，该第一栅极介电层包括一界面层与一高介电常数的介电层，且该界面层位于该高介电常数的介电层与多个所述第一通道层之间。
[0013]根据本技术其中的一个实施方式，该第二栅极介电层包括一界面层与一高介电常数的介电层，且该界面层位于该高介电常数的介电层与多个所述第二通道层之间。
[0014]根据本技术其中的一个实施方式，该盖层的厚度为1nm至5nm。
附图说明
[0015]图1A及图1B为本技术多种实施例中，制作多栅极装置的方法的流程图。
[0016]图2A至图24A、图2B至图24B、图2C至图24C、与图2D至图24D为本技术多种实施例中，多栅极装置的部分或整体于多种制作阶段(如图1A及图1B中的方法相关的制作阶段)的部分附图。
[0017]图25A及图25B为技术明多种实施例中，制作多栅极装置的方法的流程图。
[0018]图26A及图26B为本技术多种实施例中，制作多栅极装置的方法的流程图。
[0019]图27A及图27B为本技术多种实施例中，制作多栅极装置的方法的流程图。
[0020]附图标记如下：
[0021]B
‑
B
’
,C
‑
C
’
,D
‑
D
’
:剖线
[0022]L
g
:栅极长度
[0023]l1,l2:长度
[0024]s1,s2:空间
[0025]t1,t2:厚度
[0026]w1,w2:宽度
[0027]100,400,500,600:方法
[0028]102,104,106,108,110,112,114,116,118,120,122,124,126,128,130,132,134,136,138,140,142,144,402,404,406,408,410,412,414,416,420,422,424,426,428,430,432,434,436,438,440,442,444,502,504,506,508,510,512,514,516,518,520,522,524,526,528,530,532,534,536,538,540,542,544,546,602,604,606,608,610,612,614,616,618,620,624,626,628,630,632,634,636,638,640,642,644,646:步骤
[0029]200:多栅极装置
[0030]202:基板
[0031]204A:p型井
[0032]204B:n型井
[0033]205:半导体层堆叠
[0034]210,215:半导体层
[0035]215
’
:通道层
[0036]218A,218B:鳍状物
[0037]230:隔离结构
[0038]240:栅极结构
[0039]240
‑
1,240
‑
2:栅极区
[0040]242:源极/漏极区
[0041]244:通道区
[0042]245:虚置栅极堆叠
[0043]247:栅极间隔物
[0044]250:源极/漏极沟槽
[0045]255:内侧间隔物
[0046]260A,260B:外延源极/漏极结构
[0047]270:层间介电层
[0048]275:栅极沟槽
[0049]277A,277B:间隙
[0050]280:界面层
[0051]282:高介电常数的介电层
[0052]300:n型功本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种多栅极装置，其特征在于，包括：多个第一通道层，位于一基板上的一p型区中；多个第二通道层，位于该基板上的一n型区中；一p型栅极堆叠，位于多个所述第一通道层周围，其中该p型栅极堆叠包括：一第一栅极介电层，围绕多个所述第一通道层；一p型功函数层，位于围绕多个所述第一通道层的该第一栅极介电层上，该p型功函数层包括无氟钨，且相邻的多个所述第一通道层之间具有一第一氧浓度；以及一第一金属填充层，位于该p型功函数层上，且该第一金属填充层包括一第一材料；以及一n型栅极堆叠，位于多个所述第二通道层周围，其中该n型栅极堆叠包括：一第二栅极介电层，围绕多个所述第二通道层；一n型功函数层，位于该第二栅极介电层上，且该n型功函数层围绕多个所述第二通道层；一盖层，位于该n型功函数层上，该盖层围绕多个所述第二通道层，其中相邻的多个所述第二通道层之间具有一第二氧浓度，且该第二氧浓度大于该第一氧浓度；以及一第二金属填充层，位于该盖层上，该第二金属填充层包括一第二材料，且该第二材料不同于该第一材料。2.如权利要求1所述的多栅极装置，其特征在于，还包括：一第一阻挡层，位于该p型栅极堆叠中的该第一栅极介...
【专利技术属性】
技术研发人员：邱诗航，刘冠廷，徐志安，陈嘉伟，陈建豪，洪正隆，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：新型
国别省市：
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