半导体存储装置及半导体存储装置的制造方法制造方法及图纸

本发明专利技术的实施方式提供一种能实现接点配置数量增加与接点部小型化的半导体存储装置及半导体存储装置的制造方法。本发明专利技术的一实施方式的半导体存储装置具备存储单元阵列与接点部。存储单元阵列是在积层体上三维配置存储单元而成，该积层体积层有多个包含导电层及绝缘层的组的单元层。接点部连接存储单元阵列与导电层和接点。接点部具有降阶部与升阶部。降阶部具有向远离存储单元阵列的第1方向逐级降阶的多个阶台部。升阶部与降阶部在正交于第1方向的第2方向上邻接。升阶部具有向第1方向逐级升阶的多个阶台部。配置在降阶部的阶台部的接点与配置在升阶部的阶台部的接点沿第2方向配置。配置。配置。

【技术实现步骤摘要】
半导体存储装置及半导体存储装置的制造方法
[0001][相关申请的参考][0002]本申请案享有以日本专利申请案2021
‑
100304号(申请日：2021年6月16日)为基础申请案的优先权利益。本申请案通过参考该基础申请案而包含基础申请案的全部内容。


[0003]本专利技术的实施方式涉及一种半导体存储装置及半导体存储装置的制造方法。

技术介绍

[0004]作为半导体存储装置，提出有一种具有积层结构的存储单元的三维积层型非易失性存储器。在三维积层型非易失性存储器中，将配置在高度方向上的存储单元的各层中的字线引出的接点部有时采用阶梯状结构。例如，提出有一种具有第1阶梯部与第2阶梯部以相对向的方式配置的结构的接点部，其中所述第1阶梯部具有在远离存储单元的方向上逐级降阶的多个阶台部，所述第2阶梯部具有在远离存储单元的方向上逐级升阶的多个阶台部。然而，以往的结构中存在很多无法配置接点的阶台部，所以难以实现接点配置数量的增加与接点部的小型化。

技术实现思路

[0005]本专利技术要解决的问题在于提供一种能实现接点本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，包含存储单元阵列及接点部，所述存储单元阵列是在积层体上三维配置存储单元而成，该积层体积层有多个包含导电层及绝缘层的组的单元层；所述接点部连接所述导电层与接点；且所述接点部包含降阶部及升阶部，所述降阶部具有向远离所述存储单元阵列的第1方向逐级降阶的多个阶台部，所述升阶部与所述降阶部在正交于所述第1方向的第2方向上邻接；所述升阶部具有向所述第1方向逐级升阶的多个阶台部；配置在所述降阶部的所述阶台部的所述接点与配置在所述升阶部的所述阶台部的所述接点沿所述第2方向配置。2.根据权利要求1所述的半导体存储装置，其中多个所述降阶部在俯视下相互配置成错位状，多个所述升阶部在俯视下相互配置成错位状。3.根据权利要求2所述的半导体存储装置，其中所述降阶部最下阶的所述阶台部位于比与该降阶部在所述第1方向邻接的所述升阶部最上阶的所述阶台部更靠上方。4.根据权利要求2所述的半导体存储装置，其中所述降阶部最下阶的所述阶台部的位置，比配置在相比于该降阶部距所述存储单元阵列较远位置的所述降阶部最上阶的所述阶台部更靠上方。5.根据权利要求2所述的半导体存储装置，其中所述降阶部最下阶的所述阶台部位于比与该降阶部在所述第2方向邻接的所述升阶部最上阶的所述阶台部更靠上方。6.根据权利要求1所述的半导体存储装置，其具有多个所述接点部，且在所述第2方向上邻接的2个所述接点部通过沿所述第1方向延伸的狭缝而电分离。7.根据权利要求6所述的半导体存储装置，其中形成在2个所述狭缝内侧的1个所述接点部包含3个以上的所述降阶部及3个以上的所述升阶部。8.根据权利要求7所述的半导体存储装置，其中所述降阶部分别具有6个以上的所述阶台部，所述升阶部分别具有6个以上的所述阶台部。9.根据权利要求1所述的半导体存储装置，其中所述接点部包含未配置所述接点的所述升阶部。10.根据权利要求1所述的半导体存储装置，其中所述积层体最下层的所述导电层作为源极侧选择栅极线发挥功能，所述积层体最上层的所述导电层作为漏极侧选择栅极线发挥功能。11.一种半导体存储装置的制造方法，是具备存储单元阵列及接点部的半导体存储装置的制造方法，所述存储单元阵列是在积层体上三维配置存储单元而成，该积层体积层有多个包含导电层及绝缘层的组的单元层；所述接点部连接所述导电层与接点；且所述半导体存...

【专利技术属性】
技术研发人员：小泽歩，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：