高并行度的帧内预测器的实现方法技术

本发明专利技术属于视频编解码的集成电路设计领域，其特征在于：对于每个４×４大小块的１６个像素点的１７种不同预测模式的预测公式之间的相同运算，采用数字计算强度缩减的方法去除计算的冗余，提出了一种高并行度的帧内预测器的系统结构，可以每个时钟周期处理１６个像素点的预测值。从实现结果来看，与采用可重构方法的设计相比，本发明专利技术在相同的并行度下减小了电路面积，简化了控制逻辑。

【技术实现步骤摘要】

【技术保护点】
高并行度的帧内预测器，其特征在于，该帧内预测器是用ＦＰＧＡ实现的，含有加法器模块ａｄｄｅｒｓ，线性ｐｌａｎｅ函数模块ｐｌａｎｅ，选择模块ｓｅｌｅｃｔ，以及控制模块ｃｏｎｔｒｏｌ，其中：　　　　加法器模块ａｄｄｅｒｓ，由８位加法器组、９位加法器组、１０位加法器组、寄存器组、１１位加法器组以及１２位加法器组依次串接而成，用于计算当前每个４×４大小块的１６个像素点的Ｈ．２６４的帧内预测模式０到帧内预测模式１４的预测值，其中：　　　　８位加法器组，由２２个８位加法器组成，其中每个加法器的输入信号是参考像素ｈ１～ｈ１７以及ｖ２～ｖ１７中的某两个像素，对于一个当前４×４大小块，设定如下坐标系：水平向右为ｘ轴的正方向，竖直向下为ｙ轴的正反向，ｘ、ｙ两轴的起点坐标都为－１，ｈ１～ｈ１７表示当前４×４大小块上方的参考像素点，ｖ２～ｖ１７表示当前４×４大小块左方的参考像素点，下同；　　　　９位加法器组，由２１个９位加法器组成，其中每个加法器的输入信号是２２个８位加法器的输出以及参考像素ｈ９和ｖ５中的某两个；　　　　１０位加法器组，由８个１０位加法器组成，其中每个加法器的输入信号是２１个９位加法器的输出中的某两个；　　　　寄存器组，由８个１０位寄存器组成，分别存储８个１０位加法器的输出值；　　　　１１位加法器组，由２个１１位加法器组成，其中每个加法器的输入信号是８个１０位寄存器的输出中的某两个；　　　　１２位加法器组，由１个１２位加法器组成，其输入信号是２个１１位加法器的输出；　　　　线性ｐｌａｎｅ函数模块ｐｌａｎｅ，由常数计算模块和预测值计算模块依次串接而成，该ｐｌａｎｅ模块根据块位置信号，对１６×１６大小的亮度块或者８×８大小的色度块中不同位置的４×４大小的块，计算１６个像素点的Ｈ．２６４的预测模式１５或者预测模式１６的预测值，其中：　　　　常数计算模块，有两个输入端，其中的一个输入参考像素ｈ１～ｈ１７和ｖ２～ｖ１７，另一个输入信号指示当前要预测的块是亮度块还是色度块，输出是预测模式１５或者预测模式１６中的常数值ａ、ｂ和ｃ，其中：　　　　预测模式１５是１６×１６大小的亮度块的预测模式，表示为：　　　　ｐｒｅｄ１６×１６↓［Ｌ］［ｘ，ｙ］＝Ｃｌｉｐ１（（ａ＋ｂ×（ｘ－７）＋ｃ×（ｙ－７）＋１６））／３２，　　　　ａ＝１６×（ｐ［－１，１５］＋ｐ［１５，－１］），　　　　ｂ＝（５×Ｈ＋３２）／６４，　　　　ｃ＝（５×Ｖ＋３２）／６４...

【技术特征摘要】

【专利技术属性】
技术研发人员：李树国，杨晨，
申请(专利权)人：清华大学，
类型：发明
国别省市：11[中国|北京]