一种仲裁逻辑实现多CPU并行工作的安全平台的方法技术

本发明专利技术涉及一种仲裁逻辑实现多ＣＰＵ并行工作的安全平台的方法所用的网络安全硬件平台设备及其架构，以及基于这种方法的多ＣＰＵ的网络安全硬件平台的架构，尤其涉及一种的使用ＣＰＵ系统仲裁器，配合高性能的ＰｏｗｅｒＰＣ嵌入式处理器，实现多处理器的总线仲裁方法，可以运行Ｌｉｎｕｘ或Ｖｘｗｏｒｋｓ等操作系统，对网络安全数据包进行百兆线速处理，该方法可以作为防火墙、ＶＰＮ、防病毒、ＩＤＳ等网络安全软件系统的理想处理和承载平台，本发明专利技术的优点是性能高，实现相对简单，成本低，能对数据实现２～７层的深度分析。

【技术实现步骤摘要】

本专利技术涉及一种仲裁逻辑实现多CPU并行工作的安全平台的方法，尤其涉及一种使用CPU系统仲裁器，配合高性能的PowerPC嵌入式处理器，实现多处理器的并行工作的总线仲裁方法，该多处理器平台可以运行Linux或Vxworks等操作系统，对网络安全数据包进行百兆线速处理，该方法可以作为防火墙、VPN、防病毒、IDS等网络安全软件系统的理想处理和承载平台，属于网络安全
技术介绍
目前，使用电脑时，经常会出现病毒，致使电脑不能工作，必需装设防火墙。传统的防火墙采用单处理器实现，其性能低下，丢包严重，不能满足网络安全需要对数据包进行深度处理的运算需求，传统的防火墙一般使用X86工控机实现，少数使用ASIC实现，X86具有性能低的缺点，而纯粹的ASIC虽然性能高，但缺乏灵活性，开发周期长，成本高，不能实现高层协议。目前也有少数安全厂商使用NP(Network Processor)来实现安全平台，但这样的平台缺乏灵活性，其微码空间有限，不能实现对高层协议的处理。
技术实现思路
本专利技术的目的是专利技术一种灵活的、高性能的、低成本的实现多个处理器的总线仲裁和任务调度的方法，从而实现了一种多CPU并行处理的高性能网络安全硬件平台。为实现以上目的，本专利技术的技术方案是提供一种仲裁逻辑实现多CPU并行工作的安全平台的方法，其特征在于，使用多CPU总线仲裁器，配合至少一个处理器，实现多处理器的总线仲裁方法，其方法为第一步初始状态1)维持状态条件总线不允许或从CPU 1不请求且从CPU 2不请求总线；2)转到第二步条件总线允许并且从CPU 1请求总线；3)转到第四步条件总线允许且从CPU 1不请求总线且从CPU 2请求总线；第二步从CPU 1申请总线1)维持第二步状态CPU应答信号有效；2)转到第一步条件从CPU 1不请求总线；3)转到第三步条件CPU无应答；第三步从CPU1获得总线1)维持第三步状态CPU无应答；2)转到第一步条件CPU应答或从CPU 1不请求总线；第四步从CPU2申请总线1)维持第四步状态CPU应答信号有效；2)转到第一步条件从CPU 2不请求总线；3)转到第五步条件CPU无应答；第五步从CPU2获得总线1)维持本状态CPU无应答；2)转到第一步条件CPU应答或从CPU 2不请求总线；第六步回到初始状态1)总线不允许或从CPU 1不请求且从CPU 2不请求总线；2)从CPU 1不请求总线；3)从CPU 2不请求总线；4)CPU应答或从CPU 1不请求总线；5)CPU应答或从CPU 2不请求总线。所述的一种仲裁逻辑实现多CPU并行工作的安全平台的方法所用的设备，其特征在于，使用多CPU总线仲裁器分别连接由603E系统总线互连的三个嵌入式处理器，高性能处理器MPC750 CPU为主处理器，两个集成多网口处理器MPC8250/8260CPU为从处理器CPU 1和CPU 2，8250、8260嵌入式处理器作为系统的从处理器，提供百兆的I/O接口，负责网络数据的收发和转发处理，750作为系统的主处理器，担当系统的主任务的处理，实现数据包的4～7层分析和处理。所述的多CPU总线仲裁器是用CPLD可编程芯片或来编程实现的，该器件为可编程器件，由宏单元和门电路组成利用该CPLD的输入/输出口定义了9个CPU应答、总线请求、总线允许引脚。由于单8250/8260的处理能力不够，网络接口数目也有限，多个8250/8260通过仲裁器互连后，系统的网络接口数目成倍的增加。而750作为主处理器，大大地提高了系统的处理性能，该主从式的多CPU架构，解决了单CPU的网口数不够的问题，也解决了系统处理性能的问题。在这里，多CPU的仲裁器起到了关键的作用，实现了多CPU的并行处理和任务调度。本技术专利技术中的FPGA逻辑，用状态机来实现，该逻辑的主要功能为实现多个处理起的总线仲裁和任务调度本专利技术的优点是性能高，实现相对简单，成本低，能对数据实现2～7层的深度分析。附图说明图1为多CPU系统仲裁器设备结构示意图；图2为多CPU系统仲裁器逻辑状态程序流程图。具体实施例方式以下结合附图和实施例对本专利技术作进一步说明。实施例——6网口百兆线速防火墙平台(以1片MPC750作为主处理器，2片MPC8250作为从处理器，1片XILINX9572 CPLD作为仲裁器)本实施例中，MPC750作为主处理器，MPC8250作为嵌入式处理器作为系统的从处理器，提供6个百兆网口，负责网络数据的收发和转发处理，750作为系统的主处理器，担当系统的主任务的处理，实现数据包的4～7层分析和处理。如图1所示，为多CPU系统仲裁器设备结构示意图，表示了三个CPU即主CPU、从CPU 1、从CPU 2之间的设备连接关系(但理论上，本专利技术支持任意多个CPU的主从互连并转换之间的状态)，所述的多CPU系统仲裁器设备是使用多CPU总线仲裁器分别连接由603E系统总线互联的三个嵌入式处理器，嵌入式处理器为IBM或Freescale公司的PowerPC产品，如750、8250、8260，高性能处理器MPC750 CPU为主处理器，两个集成多网口处理器MPC8250/8260CPU为从处理器CPU 1和CPU 2，仲裁器用CPLD可编程芯片来编程实现的，该器件由宏单元和门电路组成，利用该CPLD的输入/输出口定义了9个CPU应答、总线请求、总线允许引脚，实现多个处理器的总线仲裁和任务调度。用多CPU总线仲裁器分别连接603E系统总线互连的三个嵌入式处理器，高性能处理器MPC750 CPU为主处理器，两个集成多网口处理器MPC8250CPU为从处理器CPU 1和CPU 2，所述的多CPU总线仲裁器用XILINX9572逻辑器件来编程实现，其逻辑编程实现原理如图2所示，为多CPU系统仲裁器逻辑状态程序流程图，该逻辑程序可以用FPGA之状态机或组合逻辑实现，状态转换条件(总线请求、CPU应答、总线允许等)对应FPGA或CPLD的物理引脚信号，其状态的变化引起CPU总线掌握权的变化，上图中的五个状态形成一个闭环，任何外部条件的变化只能引起这五个状态互相转换。一种仲裁逻辑实现多CPU并行工作的安全平台的方法为第一步初始状态1.维持状态条件总线不允许或从CPU 1不请求且从CPU 2不请求总线；2.转到第二步条件总线允许并且从CPU 1请求总线；3.转到第四步条件总线允许且从CPU 1不请求总线且从CPU 2请求总线；第二步从CPU 1申请总线1.维持第二步状态CPU应答信号有效；2.转到第一步条件从CPU 1不请求总线；3.转到第三步条件CPU无应答；第三步从CPU1获得总线1.维持第三步状态CPU无应答；2.转到第一步条件CPU应答或从CPU 1不请求总线； 第四步从CPU2申请总线1)维持第四步状态CPU应答信号有效；2)转到第一步条件从CPU 2不请求总线；3)转到第五步条件CPU无应答；第五步从CPU2获得总线1)维持本状态CPU无应答；2)转到第一步条件CPU应答或从CPU 2不请求总线；第六步回到初始状态1)总线不允许或从CPU 1不请求且从CPU 2不请求总线；2)从CPU 1不请求总线；3)从CPU 2不请求总线；4)CPU应答或从CPU 1不请求总线；5)CPU应答或从CP本文档来自技高网...

【技术保护点】
一种仲裁逻辑实现多ＣＰＵ并行工作的安全平台的方法，其特征在于，使用多ＣＰＵ总线仲裁器，配合至少一个处理器，实现多处理器的总线仲裁方法，其方法为：第一步：初始状态４）维持状态条件：总线不允许或从ＣＰＵ１不请求且从ＣＰＵ２不请求总线；５）转到第二步条件：总线允许并且从ＣＰＵ１请求总线；６）转到第四步条件：总线允许且从ＣＰＵ１不请求总线且从ＣＰＵ２请求总线；第二步：从ＣＰＵ１申请总线１）维持第二步状态：ＣＰＵ应答信号有效；２）转到第一步条件：从ＣＰＵ１不请求总线；３）转到第三步条件：ＣＰＵ无应答；第三步：从ＣＰＵ１获得总线１）维持第三步状态：ＣＰＵ无应答；２）转到第一步条件：ＣＰＵ应答或从ＣＰＵ１不请求总线；第四步：从ＣＰＵ２申请总线１）维持第四步状态：ＣＰＵ应答信号有效；２）转到第一步条件：从ＣＰＵ２不请求总线；３）转到第五步条件：ＣＰＵ无应答；第五步：从ＣＰＵ２获得总线１）维持本状态：ＣＰＵ无应答；２）转到第一步条件：ＣＰＵ应答或从ＣＰＵ２不请求总线；第六步：回到初始状态１）总线不允许或从ＣＰＵ１不请求且从ＣＰＵ２不请求总线；２）从ＣＰＵ１不请求总线；３）从ＣＰＵ２不请求总线；４）ＣＰＵ应答或从ＣＰＵ１不请求总线；５）ＣＰＵ应答或从ＣＰＵ２不请求总线。...

【技术特征摘要】

【专利技术属性】
技术研发人员：周耀华，
申请(专利权)人：上海吉盛网络技术有限公司，
类型：发明
国别省市：31[中国|上海]