MOSFET器件及制备方法技术

本发明专利技术提供一种MOSFET器件及制备方法，引入具有不同掺杂浓度的双层外延以及较深的具有不同厚度栅介电层的沟槽栅极结构，能够使得在一定沟槽深度情况下MOSFET器件取得较高的耐压，显著降低了导通电阻和反向恢复时间；在沟槽栅极结构中，形成的具有不同厚度的栅介电层以及具有同一平面的栅导电层的复合沟槽栅结构的制备工艺简单，便于制造实现，且制造成本较低；在外延结构中引入缺陷中心，还可进一步的降低MOSFET器件的反向恢复时间，从而可大幅提升电源系统的整流效率，同时双层外延提供了软的反向恢复特性，显著降低了系统的电压和电流尖峰，提高了系统可靠性。提高了系统可靠性。提高了系统可靠性。

【技术实现步骤摘要】
MOSFET器件及制备方法


[0001]本专利技术涉及半导体
，特别是涉及一种MOSFET器件及制备方法。

技术介绍

[0002]金属
‑
氧化物
‑
半导体
‑
场效应晶体管(Metal
‑
Oxide
‑
Semiconductor Field
‑
Effect Transistor，MOSFET)是一种可以广泛使用在模拟电路与数字电路的场效晶体管，由于驱动电路简单，驱动功率小，开关速度快，工作频率高等优点，是中低压同步整流电源的重要元器件。
[0003]现有的MOSFET器件为提升组件密度，多采用垂直结构的设计，例如沟槽型MOSFET器件，这种沟槽型MOSFET器件的结构一般为源极位于表面，通过通孔接到硅体内，栅极形成于沟槽中，通过栅多晶硅连接出来，漏极则位于衬底背面。这种沟槽型MOSFET器件为了达到较高耐压，特别是适用于中压段的MOSFET器件，通常采用厚外延，这导致外延电阻高，导通电阻高，反向恢复时间长，从而导致整流效率低。
[0004]然而现代的大功率电源系统，开关频率越来越高，输出电压也越来越高，电流越来越大，需要次级同步整流的MOSFET器件的耐压高，同时具有低的导通电阻和快的反向恢复速度。因此，现有的MOSFET器件已不能满足需求。
[0005]因此，提供一种MOSFET器件及制备方法，实属必要。

技术实现思路

[0006]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种MOSFET器件及制备方法，用于解决现有技术中MOSFET器件难以满足高效整流的问题。
[0007]为实现上述目的及其他相关目的，本专利技术提供一种MOSFET器件，所述MOSFET器件包括：
[0008]具有第一导电类型的外延结构，所述外延结构包括堆叠设置的第一外延层及第二外延层，且所述第一外延层的掺杂浓度大于所述第二外延层的掺杂浓度；
[0009]沟槽栅极结构，所述沟槽栅极结构设置于所述外延结构中，包括第一沟槽栅极结构及第二沟槽栅极结构，其中，所述第一沟槽栅极结构包括第一栅介电层及第一栅导电层，所述第二沟槽栅极结构包括第二栅介电层及第二栅导电层，且所述第二沟槽栅极结构位于所述第一栅介电层上，并位于部分所述第一栅导电层的外围；
[0010]具有第二导电类型的体区，所述体区设置于所述沟槽栅极结构之间的所述第二外延层中，所述第二导电类型与所述第一导电类型相反；
[0011]具有第一导电类型的源区，所述源区设置于所述体区上。
[0012]可选地，所述外延结构为具有缺陷中心的外延结构，形成所述缺陷中心的物质包括锂、铁及铜中的一种或组合。
[0013]可选地，所述外延结构的厚度范围为8μm～20μm；所述沟槽栅极结构的深度为5μm～10μm，且所述沟槽栅极结构贯穿所述第二外延层；所述第一栅介电层的厚度为500μm～
1000μm。
[0014]可选地，所述第二栅导电层的表面与所述第一栅导电层的表面位于同一平面。
[0015]可选地，所述第一栅介电层及所述第二栅介电层均为氧化硅；所述第一栅导电层及第二栅导电层均为多晶硅。
[0016]本专利技术还提供一种MOSFET器件的制备方法，其特征在于，包括以下步骤：
[0017]形成具有第一导电类型的外延结构，所述外延结构包括堆叠设置的第一外延层及第二外延层，且所述第一外延层的掺杂浓度大于所述第二外延层的掺杂浓度；
[0018]于所述外延结构中形成沟槽栅极结构，所述沟槽栅极结构包括第一沟槽栅极结构及第二沟槽栅极结构，其中，所述第一沟槽栅极结构包括第一栅介电层及第一栅导电层，所述第二沟槽栅极结构包括第二栅介电层及第二栅导电层，且所述第二沟槽栅极结构位于所述第一栅介电层上，并位于部分所述第一栅导电层的外围；
[0019]于所述沟槽栅极结构之间的所述第二外延层中形成第二导电类型的体区，所述第二导电类型与所述第一导电类型相反；
[0020]于所述体区中形成具有第一导电类型的源区。
[0021]可选地，还包括在所述外延结构中形成缺陷中心的步骤，形成所述缺陷中心的物质包括锂、铁及铜中的一种或组合。
[0022]可选地，形成的所述外延结构的厚度范围为8μm～20μm；形成的所述沟槽栅极结构的深度为5μm～10μm，且所述沟槽栅极结构贯穿所述第二外延层；所述第一栅介电层的厚度为500μm～1000μm。
[0023]可选地，形成所述沟槽栅极结构的步骤包括：
[0024]图形化所述外延结构形成沟槽，所述沟槽显露所述第一外延层；
[0025]于所述沟槽中形成第一栅介电层及填充所述沟槽的第一栅导电层；
[0026]去除部分所述第一栅介电层，形成凹槽；
[0027]于所述凹槽中形成第二栅介电层及填充所述凹槽的第二栅导电层，且所述第二栅导电层的表面与所述第一栅导电层的表面位于同一平面。
[0028]可选地，形成所述沟槽栅极结构的步骤包括：
[0029]图形化所述外延结构形成沟槽，所述沟槽显露所述第一外延层；
[0030]于所述沟槽中形成第一栅介电层及填充所述沟槽的第一栅导电层；
[0031]图形化所述第一栅介电层，形成凹槽；
[0032]形成填充所述凹槽的第二栅导电层，且所述第二栅导电层的表面与所述第一栅导电层的表面位于同一平面。
[0033]如上所述，本专利技术的MOSFET器件及制备方法，引入具有不同掺杂浓度的双层外延以及较深的具有不同厚度栅介电层的沟槽栅极结构，能够使得在一定沟槽深度情况下MOSFET器件取得较高的耐压，显著降低了导通电阻和反向恢复时间；在沟槽栅极结构中，形成的具有不同厚度的栅介电层以及具有同一平面的栅导电层的复合沟槽栅结构的制备工艺简单，便于制造实现，且制造成本较低；在外延结构中引入缺陷中心，还可进一步的降低MOSFET器件的反向恢复时间，从而可大幅提升电源系统的整流效率，同时双层外延提供了软的反向恢复特性，显著降低了系统的电压和电流尖峰，提高了系统可靠性。
附图说明
[0034]图1显示为本专利技术实施例中制备MOSFET器件的工艺流程示意图。
[0035]图2显示为本专利技术实施例中图形化外延结构形成沟槽后的结构示意图。
[0036]图3显示为本专利技术实施例中于沟槽中形成第一栅介电层及第一栅导电层后的结构示意图。
[0037]图4显示为本专利技术实施例中形成第二栅介电层及第二栅导电层后的结构示意图。
[0038]图5显示为本专利技术实施例中形成体区及源区后的结构示意图。
[0039]图6显示为本专利技术实施例中形成缺陷中心后的结构示意图。
[0040]图7显示为本专利技术实施例中形成金属导电层后的结构示意图。
[0041]元件标号说明
[0042]100
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半导体衬底...

【技术保护点】

【技术特征摘要】
1.一种MOSFET器件，其特征在于，所述MOSFET器件包括：具有第一导电类型的外延结构，所述外延结构包括堆叠设置的第一外延层及第二外延层，且所述第一外延层的掺杂浓度大于所述第二外延层的掺杂浓度；沟槽栅极结构，所述沟槽栅极结构设置于所述外延结构中，包括第一沟槽栅极结构及第二沟槽栅极结构，其中，所述第一沟槽栅极结构包括第一栅介电层及第一栅导电层，所述第二沟槽栅极结构包括第二栅介电层及第二栅导电层，且所述第二沟槽栅极结构位于所述第一栅介电层上，并位于部分所述第一栅导电层的外围；具有第二导电类型的体区，所述体区设置于所述沟槽栅极结构之间的所述第二外延层中，所述第二导电类型与所述第一导电类型相反；具有第一导电类型的源区，所述源区设置于所述体区上。2.根据权利要求1所述的MOSFET器件，其特征在于：所述外延结构为具有缺陷中心的外延结构，形成所述缺陷中心的物质包括锂、铁及铜中的一种或组合。3.根据权利要求1所述的MOSFET器件，其特征在于：所述外延结构的厚度范围为8μm～20μm；所述沟槽栅极结构的深度为5μm～10μm，且所述沟槽栅极结构贯穿所述第二外延层；所述第一栅介电层的厚度为500μm～1000μm。4.根据权利要求1所述的MOSFET器件，其特征在于：所述第二栅导电层的表面与所述第一栅导电层的表面位于同一平面。5.根据权利要求1所述的MOSFET器件，其特征在于：所述第一栅介电层及所述第二栅介电层均为氧化硅；所述第一栅导电层及第二栅导电层均为多晶硅。6.一种MOSFET器件的制备方法，其特征在于，包括以下步骤：形成具有第一导电类型的外延结构，所述外延结构包括堆叠设置的第一外延层及第二外延层，且所述第一外延层的掺杂浓度大于所述第二外延层的掺杂浓度；于所述外延结构中形成沟槽栅极结构，所述沟槽栅...

【专利技术属性】
技术研发人员：焦伟，刘华瑞，
申请(专利权)人：华润微电子重庆有限公司，
类型：发明
国别省市：