一种半导体器件及其制备方法技术

本发明专利技术公开了一种半导体器件及其制备方法，本发明专利技术刻蚀的沟槽结构使得导电沟道位于沟槽的侧壁之上，元胞尺寸取决于SiC刻蚀精细程度，不受沟道长度、栅

【技术实现步骤摘要】
一种半导体器件及其制备方法


[0001]本专利技术涉及一种半导体器件及其制备方法，具体涉及一种SiC MOSFET器件及其制备方法，属于半导体功率器件制备


技术介绍

[0002]SiC MOSFET作为一种重要的开关型功率器件，兼备了硅MOSFET的高频开关特性及硅IGBT的高电压阻断和低导通损耗能力，且易于驱动控制，是SiC功率器件领域内研究的重点。
[0003]SiC MOSFET器件技术不断推陈出新，据报导目前阻断电压超过10kV，单芯片通流能力超过200A。在器件结构上已经发展出了平面栅、沟槽栅等传统硅功率器件的关键技术；其中，平面栅技术的大部分结构都处于同一平面上，元胞尺寸受限，且导电沟道处于表面，沟道迁移率受限于现有工艺，沟道电阻降低的幅度有限；沟槽栅技术则需要单独对沟槽栅底部进行合适的电场屏蔽，以确保栅氧不会暴露在过强的电场下，难以兼顾强场屏蔽和低阻电流通路。

技术实现思路

[0004]本专利技术提供了一种半导体器件及其制备方法，解决了
技术介绍
中披露的问题。
[0005]为了解决上述技术问题，本专利技术所采用的技术方案是：一种半导体器件，包括SiC单晶衬底，SiC单晶衬底的背面设置有漏极金属电极，SiC单晶衬底正面外延有第一掺杂外延层，第一掺杂外延层的顶面外延有第二掺杂外延层，第二掺杂外延层的顶面两侧均注入有第二掺杂类型杂质，形成第二重掺杂基区，第二重掺杂基区延伸至第一掺杂外延层内，第二重掺杂基区的顶面和第二掺杂外延层的顶面构成注入面，注入面的部分区域注入有第一掺杂类型杂质，形成第一重掺杂源区，第一重掺杂源区的顶面和第二重掺杂基区的顶面构成刻蚀面，刻蚀面上刻蚀有沟槽，沟槽的两侧延伸至第二重掺杂基区内，沟槽的中部延伸至第一掺杂外延层内，沟槽的内壁上氧化有栅氧介质，沟槽内从上往下依次设置有栅极金属电极、栅
‑
源隔离介质和多晶硅栅，刻蚀面上设置有源极金属电极。
[0006]SiC单晶衬底正面和第一掺杂外延层之间设置有第一掺杂缓冲层。
[0007]第一掺杂为N掺杂，第二掺杂为P掺杂。
[0008]第一掺杂为P掺杂，第二掺杂为N掺杂。
[0009]所有沟槽相互平行，沟槽横穿刻蚀面，沟槽与所述半导体器件的纵向线垂直或有一定夹角。
[0010]多晶硅栅覆盖整个沟槽槽底和槽壁、或者部分覆盖沟槽槽底和槽壁。
[0011]一种半导体器件的制备方法，包括：准备SiC单晶衬底，在SiC单晶衬底正面外延形成第一掺杂外延层；在第一掺杂外延层上，外延形成第二掺杂外延层；
在第二掺杂外延层上形成掩蔽层，图形化去除掩蔽层两侧部分，离子注入第二掺杂类型杂质，形成第二重掺杂基区，去除剩余掩蔽层；在第二重掺杂基区的顶面和第二掺杂外延层的顶面形成掩蔽层，图形化去除部分区域的掩蔽层，离子注入第一掺杂类型杂质，形成第一重掺杂源区，去除剩余掩蔽层；退火，以激活注入的掺杂杂质；在第一重掺杂源区的顶面和第二重掺杂基区的顶面形成掩蔽层，并刻蚀形成沟槽；牺牲氧化，在沟槽的内壁形成栅氧介质；淀积掺杂多晶硅填充沟槽，图形化形成多晶硅栅；淀积栅
‑
源隔离介质，并图形化形成接触孔；淀积金属，退火形成源极接触，图形化形成栅极金属电极和源极金属电极；制作SiC单晶衬底背面漏电极，并退火形成漏极金属电极；制作正面钝化保护介质，并图形化形成栅极金属电极和源极金属电极接触窗口。
[0012]本专利技术所达到的有益效果：1、本专利技术刻蚀的沟槽结构使得导电沟道位于沟槽的侧壁之上，元胞尺寸取决于SiC刻蚀精细程度，不受沟道长度、栅
‑
源隔离和JFET区宽度的限制，可实现元胞尺寸减小、沟道密度提高、导通电阻下降的有益效果，并且本专利技术的基区位于沟槽之下，具有屏蔽强电场，保护栅氧介质的有益效果，且不增加源区到漏区的导通电阻；2、本专利技术的沟槽方向可以与基区成一定的偏角，使得位于沟槽侧壁的导电沟道可以在特定偏角的晶向上，以取得更高的沟道迁移率，而不牺牲电压阻断能力。
附图说明
[0013]图1为本专利技术第一实例的俯视图；图2为本专利技术第一实例的内部结构图；图3为本专利技术第二实例的俯视图。
具体实施方式
[0014]下面结合附图对本专利技术作进一步描述。以下实施例仅用于更加清楚地说明本专利技术的技术方案，而不能以此来限制本专利技术的保护范围。
[0015]如图1和2所示，一种半导体器件，包括SiC单晶衬底、漏极金属电极8、第一掺杂外延层1、第二掺杂外延层2、第二重掺杂基区4、第一重掺杂源区3、沟槽5、栅氧介质、栅极金属电极、栅
‑
源隔离介质、多晶硅栅6和源极金属电极7。
[0016]SiC单晶衬底的背面设置漏极金属电极8，SiC单晶衬底的正面具有一定厚度的第一掺杂缓冲层，在第一掺杂缓冲层上外延，形成第一掺杂外延层1。
[0017]第一掺杂可以为N掺杂，那么相应的第二掺杂为P掺杂，当然第一掺杂也可以为P掺杂，那么相应的第二掺杂就为N掺杂，这里的实施例中以第一掺杂为N掺杂，第二掺杂为P掺杂为例，即上述第一掺杂缓冲层为N掺杂缓冲层，即N掺杂外延层（4H
‑
SiC层），N掺杂外延层的厚度在2~200μm之间，掺杂浓度在1
×
10
15
cm
‑3~1
×
10
17
cm
‑3之间，N掺杂外延层的掺杂浓度小于N掺杂缓冲层的掺杂浓度。
[0018]在第一掺杂外延层1的顶面外延形成第二掺杂外延层2，即低掺杂浓度的P掺杂外
延层（4H
‑
SiC层），外延厚度在0.1~2μm之间，掺杂浓度在1
×
10
16
cm
‑3~1
×
10
18
cm
‑3之间。可选的，在此之前在第一掺杂外延层1的顶面外延一层高掺杂浓度外延层，即N型掺杂的4H
‑
SiC层，掺杂浓度大于第一掺杂外延层1。
[0019]第二掺杂外延层2的顶面两侧均离子注入第二掺杂类型杂质，形成第二重掺杂基区4，即P+基区，P+基区延伸至第一掺杂外延层1内，第一掺杂外延层1内两侧的P+基区之间为JFET区。
[0020]定义第二重掺杂基区4的顶面和第二掺杂外延层2的顶面构成注入面，注入面的部分区域注入第一掺杂类型杂质，形成第一重掺杂源区3，即N+源区，N+源区整体呈n形。
[0021]定义第一重掺杂源区3的顶面和第二重掺杂基区4的顶面构成刻蚀面，刻蚀面上刻蚀若干沟槽5，所有沟槽5相互平行，沟槽5的两侧延伸至第二重掺杂基区4内，沟槽5的中部延伸至第一掺杂外延层1内，沟槽5横穿刻蚀面，沟槽5与所述半导体器件的纵向线垂直（见图1）或有一定夹角（见图3），存在偏角的结构，使得位于沟槽5侧壁的导电沟道（图2中箭头）可以在特定偏角的晶向上，以取得更高的沟道迁移率，而不牺牲电压阻断能力。
[0022]沟槽5的槽壁上制作有栅氧介质，沟槽5内从上往本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括SiC单晶衬底，SiC单晶衬底的背面设置有漏极金属电极，SiC单晶衬底正面外延有第一掺杂外延层，第一掺杂外延层的顶面外延有第二掺杂外延层，第二掺杂外延层的顶面两侧均注入有第二掺杂类型杂质，形成第二重掺杂基区，第二重掺杂基区延伸至第一掺杂外延层内，第二重掺杂基区的顶面和第二掺杂外延层的顶面构成注入面，注入面的部分区域注入有第一掺杂类型杂质，形成第一重掺杂源区，第一重掺杂源区的顶面和第二重掺杂基区的顶面构成刻蚀面，刻蚀面上刻蚀有沟槽，沟槽的两侧延伸至第二重掺杂基区内，沟槽的中部延伸至第一掺杂外延层内，沟槽的内壁上氧化有栅氧介质，沟槽内从上往下依次设置有栅极金属电极、栅
‑
源隔离介质和多晶硅栅，刻蚀面上设置有源极金属电极。2.根据权利要求1所述的一种半导体器件，其特征在于，SiC单晶衬底正面和第一掺杂外延层之间设置有第一掺杂缓冲层。3.根据权利要求1或2所述的一种半导体器件，其特征在于，第一掺杂为N掺杂，第二掺杂为P掺杂。4.根据权利要求1或2所述的一种半导体器件，其特征在于，第一掺杂为P掺杂，第二掺杂为N掺杂。5.根据权利要求1所述的一种半导体器件，其特征在于，所有沟槽相互平行，沟槽横穿刻蚀...

【专利技术属性】
技术研发人员：查祎英，仇坤，徐傲雪，史志扬，骆健，
申请(专利权)人：南瑞联研半导体有限责任公司，
类型：发明
国别省市：