一种VDMOS器件终端结构制造技术

本发明专利技术提供一种VDMOS器件终端结构。终端区中，第一介质氧化层和多晶硅电极构成纵向浮空场板，同一列的纵向浮空场板表面由金属条相连等势，所述纵向浮空场板分布在终端区整个第二导电类型漂移区中。本发明专利技术中纵向浮空场板，一方面辅助耗尽终端漂移区，拓展了耗尽区宽度；另一方面，靠近曲率结处的纵向浮空场板，使得曲率结漂移区一侧的杂质重构，减小了主结的曲率效应，削弱了电场峰值，避免提前击穿，提高了器件耐压。了器件耐压。了器件耐压。

【技术实现步骤摘要】
一种VDMOS器件终端结构


[0001]本专利技术属于功率半导体领域，主要提出了一种VDMOS器件终端结构。

技术介绍

[0002]功率半导体器件由于具有输入阻抗高、损耗低、开关速度快、安全工作区宽等特性，已被广泛应用于消费电子、计算机及外设、网络通信，电子专用设备与仪器仪表、汽车电子、LED显示屏以及电子照明等多个方面。在MOS器件的发展过程中往往向高性能、低损耗、高可靠性的方向发展，高压VDMOS作为功率MOS的主要器件之一，在外围终端保护结构中，主结边缘处由于结曲率效应引起的电场线集中问题易造成器件的提早击穿，从而限制VDMOS在高压领域的发展，故要求研发出高击穿特性、低终端损耗面积和低制造成本的终端结构。
[0003]本专利技术提出一种VDMOS器件终端结构，在终端漂移区引入纵向浮空场板，纵向浮空场板引入了MIS耗尽机制，由于MIS结构自带电荷平衡，一方面辅助耗尽器件终端漂移区，拓展了主结处的耗尽区；另一方面，靠近曲率结处的纵向浮空场板，使得曲率结漂移区一侧的杂质重构，减小了主结的曲率效应，削弱了电场峰值，避免提前击穿，提高了器件耐压。

技术实现思路

[0004]本专利技术提出一种VDMOS器件终端结构，在终端漂移区引入纵向浮空场板，纵向浮空场板引入了MIS耗尽机制，由于MIS结构自带电荷平衡，一方面辅助耗尽器件终端漂移区，拓展了主结处的耗尽区；另一方面，靠近曲率结处的纵向浮空场板，使得曲率结漂移区一侧的杂质重构，减小了主结的曲率效应，削弱了电场峰值，避免提前击穿，提高了器件耐压。r/>[0005]为实现上述专利技术目的，本专利技术技术方案如下：
[0006]一种VDMOS器件终端结构，包括元胞区与终端区：
[0007]AA
’
线为过漏极且垂直于器件表面的方向，AA
’
线左边区域为元胞区，右边为终端区；
[0008]元胞区包括漏极金属53,漏极金属53上方的第二导电类型衬底23,第二导电类型衬底23上方的第二导电类型漂移区21,第二导电类型漂移区21内部上方设有元胞区第一导电类型阱区11,元胞区第一导电类型阱区11内部表面设有第一导电类型源端重掺杂区12和第二导电类型源端重掺杂区22,源极金属52位于第一导电类型源端重掺杂区12和第二导电类型衬底23的上表面；第一导电类型源端重掺杂区12和第二导电类型源端重掺杂区22相互接触并与上方的源极金属52接触；第二导电类型漂移区21上方元胞区第一导电类型阱区11的右侧设有终端区第一导电类型阱区13，第二介质氧化层32位于器件上表面并覆盖第二导电类型源端重掺杂区22右端到终端区第一导电类型阱区13左端的区域；控制栅多晶硅电极42覆盖在第二介质氧化层32的上表面并部分延伸至第三介质氧化层33的上表面；源极的源极金属52透过第三介质氧化层33与下方的第一导电类型源端重掺杂区12和第二导电类型源端重掺杂区22接触，栅极金属54透过第三介质氧化层33与下方的控制栅多晶硅电极42接触，漏极的源极金属52透过第三介质氧化层33与下方的终端区第一导电类型阱区13接触；
[0009]终端区包括漏极金属53,漏极金属53上方的第二导电类型衬底23,第二导电类型衬底23上方的第二导电类型漂移区21,第二导电类型漂移区21内部右侧设有由第一介质氧化层31和多晶硅电极41构成的纵向浮空场板，且第一介质氧化层31包围多晶硅电极41，所述纵向浮空场板分布在整个终端区第二导电类型漂移区21中，形成纵向浮空场板阵列；源极金属52位于终端区第一导电类型阱区13上表面；金属条51位于多晶硅电极41的正上方，多晶硅电极41透过上方的第三介质氧化层33与金属条51接触；第二介质氧化层32最左端与元胞区第一导电类型阱区11相接触，最右端与终端区第一导电类型阱区13相接触；
[0010]垂直于版面方向的一列纵向浮空场板通过通孔与金属条51连接，形成体内等势环。
[0011]作为优选方式，分布在整个终端区第二导电类型漂移区21中的相邻纵向浮空场板的横向间距相等；并且/或者纵向浮空场板的截面形状是矩形、或圆形、或椭圆形、或六边形。
[0012]作为优选方式，纵向浮空场板的深度可调。
[0013]作为优选方式，终端区第一导电类型阱区13右侧引入第一导电类型阱区14。
[0014]作为优选方式，终端区第一导电类型阱区13右侧的结深增大。
[0015]作为优选方式，纵向浮空场板电极与源极金属52相连。
[0016]本专利技术的有益效果为：纵向浮空场板在器件关态引入MIS耗尽机制，对终端区第二导电类型漂移区21进行耗尽。漂移区21中的浮空场板通过金属条51相连形成体内等势环以调制电场，使得终端耗尽区电场分布均匀。同时靠近终端靠近曲率结处的纵向浮空场板，因为降低了主结的耗尽距离，减小了主结的曲率半径，削弱了电场峰值，提高了器件耐压。
附图说明
[0017]图1为实施例1的一种VDMOS器件终端结构示意图；
[0018]图2为实施例1的一种VDMOS器件终端结构俯视图；
[0019]图3为实施例1的一种VDMOS器件终端结构沿BB
’
截面图；BB
’
线经过终端的第二个介质槽且垂直于器件表面的方向；
[0020]图4为实施例2的一种VDMOS器件终端结构示意图；
[0021]图5为实施例3的一种VDMOS器件终端结构示意图；
[0022]图6为实施例4的一种VDMOS器件终端结构示意图；
[0023]11为元胞区第一导电类型阱区、12为第一导电类型源端重掺杂区、13为终端区第一导电类型阱区、14为第一导电类型阱区、21为第二导电类型漂移区、22为第二导电类型源端重掺杂区，23为第二导电类型衬底，31为第一介质氧化层、32为第二介质氧化层、33为第三介质氧化层，41为多晶硅电极、42为控制栅多晶硅电极，51为金属条，52为源极金属，53为漏极金属，54为栅极金属。
具体实施方式
[0024]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离
本专利技术的精神下进行各种修饰或改变。
[0025]实施例1
[0026]如图1
‑
3所示，本实施例提供一种VDMOS器件终端结构，包括元胞区与终端区：
[0027]AA
’
线为过漏极且垂直于器件表面的方向，AA
’
线左边区域为元胞区，右边为终端区；
[0028]元胞区包括漏极金属53,漏极金属53上方的第二导电类型衬底23,第二导电类型衬底23上方的第二导电类型漂移区21,第二导电类型漂移区21内部上方设有元胞区第一导电类型阱区11,元胞区第一导电类型阱区11内部表面设有第一导电类型源端重掺杂区12和第二导电类型源端重掺杂区本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种VDMOS器件终端结构，其特征在于包括元胞区与终端区：AA
’
线为过漏极且垂直于器件表面的方向，AA
’
线左边区域为元胞区，右边为终端区；元胞区包括漏极金属(53),漏极金属(53)上方的第二导电类型衬底(23),第二导电类型衬底(23)上方的第二导电类型漂移区(21),第二导电类型漂移区(21)内部上方设有元胞区第一导电类型阱区(11),元胞区第一导电类型阱区(11)内部表面设有第一导电类型源端重掺杂区(12)和第二导电类型源端重掺杂区(22),源极金属(52)位于第一导电类型源端重掺杂区(12)和第二导电类型衬底(23)的上表面；第一导电类型源端重掺杂区(12)和第二导电类型源端重掺杂区(22)相互接触并与上方的源极金属(52)接触；第二导电类型漂移区(21)上方元胞区第一导电类型阱区(11)的右侧设有终端区第一导电类型阱区(13)，第二介质氧化层(32)位于器件上表面并覆盖第二导电类型源端重掺杂区(22)右端到终端区第一导电类型阱区(13)左端的区域；控制栅多晶硅电极(42)覆盖在第二介质氧化层(32)的上表面并部分延伸至第三介质氧化层(33)的上表面；源极的源极金属(52)透过第三介质氧化层(33)与下方的第一导电类型源端重掺杂区(12)和第二导电类型源端重掺杂区(22)接触，栅极金属(54)透过第三介质氧化层(33)与下方的控制栅多晶硅电极(42)接触，漏极的源极金属(52)透过第三介质氧化层(33)与下方的终端区第一导电类型阱区(13)接触；终端区包括漏极金属(53),...

【专利技术属性】
技术研发人员：章文通，田丰润，吴凌颖，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：