一种芯片封装体及其制作方法技术

本申请公开了一种芯片封装体及其制作方法。该芯片封装体包括第一导电层，包括多个导电线路；芯片，设置在第一导电层上；部分导电线路通过第二导电层与芯片连接，部分导电线路通过导线与芯片连接。通过导线以及导电层的混搭连接芯片方式，解决了PLFO工艺受到芯片PAD尺寸的限制，在实现整个电气互联的同时，兼顾了PLFO工艺的低阻特性及散热效果。PLFO工艺的低阻特性及散热效果。PLFO工艺的低阻特性及散热效果。

【技术实现步骤摘要】
一种芯片封装体及其制作方法


[0001]本申请涉及芯片封装
，特别涉及一种芯片封装体及其制作方法。

技术介绍

[0002]随着Mosfet(Metal
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Oxide
‑
Semiconductor Field
‑
Effect Transistor,金属
‑
氧化物半导体场效应晶体管，简称金氧半场效晶体管)以及IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)等功率模块的广泛应用，功率器件往高性能、小体积和模块化的方向发展，且还需要满足复杂的线路布局和更为复杂的功能。传统的半导体键合金线(wire bonding)以及双面铜互联工艺也已经逐渐被片状等级散出封装技术(PLFO，Panel level Fan
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out)取代。但受到芯片PAD(连接芯片内部和芯片封装的接口)的尺寸限制，PLFO封装方案难以满足复杂的线路布局。

技术实现思路

[0003]本申请提供一种芯片封装体及其制作方法，以解决PLFO工艺受到芯片PAD尺寸的限制，实现整个电气互联。
[0004]为解决上述技术问题，本申请采用的一个技术方案是：提供一种芯片封装体，包括：第一导电层，包括多个导电线路；芯片，设置在所述第一导电层上；部分所述导电线路通过第二导电层与所述芯片连接，部分所述导电线路通过导线与所述芯片连接。
[0005]可选地，芯片封装体还包括：第一电介质层，覆盖在所述第一导电层和所述芯片上，其中，所述第一电介质层上开设有盲孔或槽，以使部分所述第一导电层和部分所述芯片裸露；所述第二导电层设置于所述盲孔或槽中以及覆盖所述第一电介质层的至少部分表面，以连通裸露的部分所述第一导电层和芯片。
[0006]可选地，所述导线设置在所述第一电介质层内，连接未裸露的所述第一导电层以及所述芯片。
[0007]可选地，所述第二导电层填充所述盲孔或槽中，以及覆盖所述第一电介质层的至少部分表面，以连通裸露的部分所述第一导电层和芯片。
[0008]可选地，所述第二导电层设置于所述盲孔或槽中的内壁，形成金属化孔，并覆盖所述第一电介质层的至少部分表面，以连通裸露的部分所述第一导电层和芯片。
[0009]可选的，所述芯片封装体包括第二电介质层，所述第二电介质层设置于所述第二导电层上，以及未覆盖所述第二导电层的第一电介质层表面。
[0010]可选的，所述芯片封装体还包括导电连接层，所述导电连接层设置在所述第一导电层与所述芯片之间，以固定连接所述第一导电层与所述芯片。
[0011]为解决上述技术问题，本申请采用的另一个技术方案是：提供一种芯片封装体的制作方法，包括：对金属基板材进行图案化形成第一导电层，其中所述第一导电层包括多个导电线路；在所述第一导电层上设置芯片；通过导线连接所述芯片以及部分所述导电线路，并通过第二导电层连接所述芯片以及其他部分所述导电线路。
[0012]可选地，所述通过导线连接所述芯片以及部分所述第一导电线路，并通过第二导电层连接所述芯片以及其他部分所述导电线路，包括：在所述第一导电层与所述芯片上覆盖第一电介质层，在所述第一电介质层上开设盲孔或槽，以使部分所述第一导电层和部分所述芯片裸露；在所述盲孔或槽中以及所述第一电介质层的至少部分表面设置所述第二导电层，以连通裸露的部分所述第一导电层和所述芯片。
[0013]可选地，所述在所述盲孔或槽中以及所述第一电介质层的至少部分表面设置所述第二导电层，以连通裸露的部分所述第一导电层和所述芯片，包括：在所述盲孔或槽中填充所述第二导电层以及所述第一电介质层的至少部分表面覆盖设置所述第二导电层，以连通裸露的部分所述第一导电层和所述芯片。
[0014]可选地，所述在所述盲孔或槽中以及所述第一电介质层的至少部分表面设置所述第二导电层，以连通裸露的部分所述第一导电层和所述芯片，包括：在所述盲孔或槽中的内壁，以及所述第一电介质层的至少部分表面覆盖形成所述第二导电层，以连通裸露的部分所述第一导电层和所述芯片。
[0015]本申请的有益效果是：区别于现有技术的情况，本申请提供一种芯片封装体及其制作方法，该芯片封装体包括第一导电层，包括多个导电线路；芯片，设置在第一导电层上；部分导电线路通过第二导电层与芯片连接，部分导电线路通过导线与芯片连接。通过导线以及导电层的混搭连接芯片方式，解决了PLFO工艺受到芯片PAD尺寸的限制，在实现整个电气互联的同时，兼顾了PLFO工艺的低阻特性及散热效果。
附图说明
[0016]为了更清楚地说明本申请实施例技术方案，下面将对实施例和现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
[0017]图1是本申请提供的芯片封装体一实施例的结构示意图；
[0018]图2是本申请提供的芯片封装体的制作方法一实施例的流程示意图；
[0019]图3a
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图3h是本申请提供的芯片封装体的制作方法另一实施例的流程示意图。
具体实施方式
[0020]为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0021]本申请中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本申请实施例中所有方向性指示(诸如上、下、左、右、前、后
……
)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改
变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
[0022]在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，在不冲突的情况下，本文所描述的实施例可以与其它实施例相结合。下面通过具体实施例，分别进行详细的说明。
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【技术保护点】

【技术特征摘要】
1.一种芯片封装体，其特征在于，所述芯片封装体包括：第一导电层，包括多个导电线路；芯片，设置在所述第一导电层上；部分所述导电线路通过第二导电层与所述芯片连接，部分所述导电线路通过导线与所述芯片连接。2.根据权利要求1所述的芯片封装体，其特征在于，所述芯片封装体还包括：第一电介质层，覆盖在所述第一导电层和所述芯片上，其中，所述第一电介质层上开设有盲孔或槽，以使部分所述第一导电层和部分所述芯片裸露；所述第二导电层设置于所述盲孔或槽中以及覆盖所述第一电介质层的至少部分表面，以连通裸露的部分所述第一导电层和芯片。3.根据权利要求2所述的芯片封装体，其特征在于，所述导线设置在所述第一电介质层内，连接未裸露的所述第一导电层以及所述芯片。4.根据权利要求2所述的芯片封装体，其特征在于，所述第二导电层填充所述盲孔或槽中，以及覆盖所述第一电介质层的至少部分表面，以连通裸露的部分所述第一导电层和芯片。5.根据权利要求2所述的芯片封装体，其特征在于，所述第二导电层设置于所述盲孔或槽中的内壁，形成金属化孔，并覆盖所述第一电介质层的至少部分表面，以连通裸露的部分所述第一导电层和芯片。6.根据权利要求2所述的芯片封装体，其特征在于，所述芯片封装体包括第二电介质层，所述第二电介质层设置于所述第二导电层上，以及未覆盖所述第二导电层的第一电介质层表面。7.根据权利要求1所述的芯片封装体，其特征在于，所述芯片封装体还包括导电连接层，所述导电连接层设置在所述第一导电层与所述芯片之间，以固定连接所述第一导电层与所述芯...

【专利技术属性】
技术研发人员：周亚军，霍佳仁，宋关强，刘德波，
申请(专利权)人：天芯互联科技有限公司，
类型：发明
国别省市：