半导体结构的形成方法技术

一种半导体结构的形成方法，包括：提供基底；在基底上形成沟道结构，沟道结构包括一个或多个堆叠的沟道叠层，沟道叠层包括牺牲层和位于牺牲层上的沟道层，牺牲层包括两层第一牺牲层和夹于两层第一牺牲层之间的第二牺牲层，沿沟道结构的延伸方向上，沟道结构包括沟道区，其中，第二牺牲层的耐刻蚀度小于第一牺牲层的耐刻蚀度；刻蚀去除沟道区的牺牲层；刻蚀去除沟道区的牺牲层后，在沟道区中，形成栅极结构，包括环绕覆盖沟道层的栅介质层，以及位于栅介质层上的栅电极层。刻蚀去除牺牲层的过程中，第二牺牲层易于被先去除，露出第一牺牲层在水平方向的表面，增大第一牺牲层与刻蚀介质的接触面积，有利于加快第一牺牲层的被刻蚀速率。速率。速率。

【技术实现步骤摘要】
半导体结构的形成方法


[0001]本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。

技术介绍

[0002]在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸 持续减小，为了适应更小的特征尺寸，金属
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氧化物
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半导体场效应晶体管 (Metal
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Oxide
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Semiconductor Field
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Effect Transistor，MOSFET)的沟道长度也 相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也 随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off) 沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓 的短沟道效应(SCE：short
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channel effects)更容易发生。
[0003]因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始 从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极 (Gate
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all
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around，GAA)晶体管。全包围金属栅极晶体管中，栅极从四周包围 沟道所在的区域，与平面晶体管相比，全包围金属栅极晶体管的栅极对沟道的 控制能力更强，能够更好的抑制短沟道效应。

技术实现思路

[0004]本专利技术实施例解决的问题是提供一种半导体结构的形成方法，提高半导体 结构的性能。
[0005]为解决上述问题，本专利技术实施例提供一种半导体结构的形成方法，包括： 提供基底；在所述基底上形成沟道结构，所述沟道结构包括一个或多个堆叠的 沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述牺牲 层包括两层第一牺牲层和夹于两层所述第一牺牲层之间的第二牺牲层，沿所述 沟道结构的延伸方向上，所述沟道结构包括沟道区，其中，所述第二牺牲层的 耐刻蚀度小于所述第一牺牲层的耐刻蚀度；刻蚀去除所述沟道区的牺牲层；刻 蚀去除所述沟道区的牺牲层后，在所述沟道区中，形成栅极结构，所述栅极结 构包括环绕覆盖所述沟道层的栅介质层，以及位于所述栅介质层上的栅电极层。
[0006]与现有技术相比，本专利技术实施例的技术方案具有以下优点：
[0007]本专利技术实施例提供的形成方法中，所述牺牲层包括两层第一牺牲层和夹于 两层所述第一牺牲层之间的第二牺牲层，其中，所述第二牺牲层的耐刻蚀度小 于所述第一牺牲层的耐刻蚀度，刻蚀去除所述沟道区的牺牲层；本专利技术实施例 中，所述牺牲层包括两层第一牺牲层和夹于两层所述第一牺牲层之间的第二牺 牲层，所述第二牺牲层的耐刻蚀度小于所述第一牺牲层的耐刻蚀度，则在刻蚀 去除所述沟道区的牺牲层的过程中，所述第二牺牲层易于被先去除，相应的， 所述第一牺牲层能够在去除第二牺牲层的过程中对沟道层起到保护作用，同时， 去除所述第二牺牲层后，能够露出所述第一牺牲层在水平方向的表面，
从而增 大了所述第一牺牲层与刻蚀介质的接触面积，有利于加快所述第一牺牲层的被 刻蚀速率，且还能够沿所述第一牺牲层的厚度方向刻蚀第一牺牲层，相应提高 了对第一牺牲层的刻蚀速率均一性，且有利于减小沟道结构的宽度对第一牺牲 层的刻蚀速率的影响，进而减小去除第一牺牲层的过程对沟道层的损伤，相应 有利于提高所述半导体结构的性能。
附图说明
[0008]图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
[0009]图5至图13是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构 示意图。
具体实施方式
[0010]目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析 其性能有待提高的原因。
[0011]图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图。
[0012]参考图1，提供基底10，所述基底10包括用于形成第一器件的第一器件区 10A、以及用于形成第二器件的第二器件区10B，所述第一器件的沟道宽度小 于所述第二器件的沟道宽度，在所述基底10上形成沟道结构40，所述沟道结 构40包括一个或多个堆叠的沟道叠层31，所述沟道叠层31包括牺牲层21和 位于所述牺牲层21上的沟道层30。
[0013]结合参考图2和图3，去除所述牺牲层21。
[0014]去除所述牺牲层21，使得所述沟道层30的各个表面都得以暴露，从而使 后续形成的所述栅极结构能够环绕覆盖所述沟道层30的各个表面。
[0015]参考图4，去除所述牺牲层21后，形成环绕覆盖所述沟道层30的栅极结 构50。
[0016]但是，在去除所述牺牲层21的过程中，所述牺牲层21只有侧面能够与刻 蚀介质相接触，则所述牺牲层21与刻蚀介质的接触面积较小，且刻蚀的横向纵 深比较大，因此，需要较长的刻蚀时间。尤其对于宽度较大的沟道结构40，刻 蚀所述牺牲层21所需的刻蚀时间相比宽度较小的沟道结构40会更长，而通常 在沟道释放工序中，会同时将不同宽度尺寸的沟道层30之间的牺牲层21一同 去除，因此，将沟道宽度较小的第一器件区10A的牺牲层21去除干净之后， 沟道宽度较大的第二器件区10B还未能将所述牺牲层21完全去除(如图2所 示)。
[0017]为了保证不同区域的所述牺牲层21都被完全去除，需要延长刻蚀的时间以 保证所述第二器件区10B的牺牲层21没有残留，从而导致对第一器件区10A 的沟道层30造成过刻蚀。如图3所示，图3中虚线框标示第一器件区10A的 沟道层30的初始轮廓，对第一器件区10A的沟道层30造成过刻蚀的问题，则 容易导致所述第一器件区10A的沟道层30受到损伤而厚度降低，沟道层30作 为器件的关键结构，沟道层30的尺寸稳定性对半导体结构性能的影响较大，且 后续还需要形成包覆所述沟道层30的栅极结构50，则所述沟道层30的厚度降 低，引起相邻沟道层30之间的间隙尺寸增大，从而在所述沟道层30之间填充 栅极结构50时，导致最终器件的性能和预期设计产生较大的偏差，进而影响所 述半导体结构的性能。
[0018]为了解决所述技术问题，本专利技术实施例提供一种半导体结构的形成方法， 包括：提供基底；在所述基底上形成沟道结构，所述沟道结构包括一个或多个 堆叠的沟道叠层，
所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所 述牺牲层包括两层第一牺牲层和夹于两层所述第一牺牲层之间的第二牺牲层， 沿所述沟道结构的延伸方向上，所述沟道结构包括沟道区，其中，所述第二牺 牲层的耐刻蚀度小于所述第一牺牲层的耐刻蚀度；刻蚀去除所述沟道区的牺牲 层；刻蚀去除所述沟道区的牺牲层后，在所述沟道区中，形成栅极结构，所述 栅极结构包括环绕覆盖所述沟道层的栅介质层，以及位于所述栅介质层上的栅 电极层。
[0019]本专利技术实施例提供的形成方法中，所述牺牲层包括两层第一牺牲层和夹于 两层所述第一牺牲层之间的第二牺牲层，其中，所述第二牺牲层的耐刻蚀度小 于所述第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底；在所述基底上形成沟道结构，所述沟道结构包括一个或多个堆叠的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述牺牲层包括两层第一牺牲层和夹于两层所述第一牺牲层之间的第二牺牲层，沿所述沟道结构的延伸方向上，所述沟道结构包括沟道区，其中，所述第二牺牲层的耐刻蚀度小于所述第一牺牲层的耐刻蚀度；刻蚀去除所述沟道区的牺牲层；刻蚀去除所述沟道区的牺牲层后，在所述沟道区中，形成栅极结构，所述栅极结构包括环绕覆盖所述沟道层的栅介质层，以及位于所述栅介质层上的栅电极层。2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述基底包括用于形成第一器件的第一器件区、以及用于形成第二器件的第二器件区，所述第一器件的沟道宽度小于所述第二器件的沟道宽度；在所述基底上形成沟道结构的过程中，在所述第一器件区和第二器件区的基底上形成所述沟道结构，且与所述沟道结构延伸方向相垂直的方向上，所述第一器件区中的沟道结构宽度小于所述第二器件区中的沟道结构宽度。3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述沟道结构的步骤包括：在所述基底上形成沟道结构材料层，所述沟道结构材料层包括一个或多个堆叠的沟道叠层材料层，所述沟道叠层材料层包括牺牲材料层和位于所述牺牲材料层上的沟道材料层，所述牺牲材料层包括两层第一牺牲材料层和夹于两层所述第一牺牲材料层之间的第二牺牲材料层，其中，所述第二牺牲材料层的耐刻蚀度小于所述第一牺牲材料层的耐刻蚀度；图形化所述沟道结构材料层，在所述基底上形成沟道结构。4.如权利要求3所述的半导体结构的形成方法，其特征在于，在同一工序中形成所述沟道结构材料层。5.如权利要求3所述的半导体结构的形成方法，其特征在于，采用外延生长工艺形成所述沟道结构材料层。6.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀去除所述沟道区的...

【专利技术属性】
技术研发人员：任烨，卜伟海，武咏琴，
申请(专利权)人：北方集成电路技术创新中心北京有限公司，
类型：发明
国别省市：