半导体存储器装置和该半导体存储器装置的制造方法制造方法及图纸

提供了一种半导体存储器装置和该半导体存储器装置的制造方法。该半导体存储器装置包括：具有第一部分和第二部分的沟道层，所述第一部分和所述第二部分在纵向方向上延伸；栅极层叠结构，其围绕沟道层的第一部分；第一导电类型的第一半导体层，其接触沟道层的第二部分；以及第二导电类型的第二半导体层。以及第二导电类型的第二半导体层。以及第二导电类型的第二半导体层。

【技术实现步骤摘要】
半导体存储器装置和该半导体存储器装置的制造方法


[0001]本公开的各种实施方式总体上涉及半导体存储器装置和制造该半导体存储器装置的方法，更具体地，涉及一种三维半导体存储器装置和制造该三维半导体存储器装置的方法。

技术介绍

[0002]半导体存储器装置可包括能够存储数据的存储器单元。三维半导体存储器装置可包括三维存储器单元阵列。
[0003]存储器单元的各种操作可由外围电路结构控制。三维半导体存储器装置可包括与三维存储器单元阵列交叠的外围电路结构。在如上所述的三维半导体存储器装置中，由于结构的约束和制造工艺的约束，用于擦除存储在存储器单元中的数据的擦除操作可被限于使用栅极感应漏极泄漏(GIDL)电流的栅极感应漏极泄漏(GIDL)方法。可基于少数载流子执行根据GIDL方法的擦除操作，因此擦除操作的可靠性可劣化。

技术实现思路

[0004]根据实施方式，一种半导体存储器装置可包括：具有第一部分和第二部分的沟道层，第一部分和第二部分在纵向方向上延伸；栅极层叠结构，其围绕沟道层的第一部分；第一半导体层，其包括第一导电类型的第一杂质，该第一半导体层接触沟道层的第二部分的侧壁；以及第二半导体层，其覆盖第一半导体层和沟道层，其中，第二半导体层包括掺杂有与第一导电类型相反的第二导电类型的第二杂质的源极区域。
[0005]根据实施方式，一种半导体存储器装置可包括：三维存储器单元阵列；与三维存储器单元阵列交叠的第一半导体层，该第一半导体层包括第一导电类型的第一杂质；以及设置在第一半导体层上方的第二半导体层，该第二半导体层包括掺杂有与第一导电类型相反的第二导电类型的第二杂质的源极区域，其中，三维存储器单元阵列包括多个沟道层，各个沟道层具有接触第一半导体层的第一接触表面和接触第二半导体层的第二接触表面。
[0006]根据实施方式，一种制造半导体存储器装置的方法可包括以下步骤：形成多个沟道层，各个沟道层包括第一部分和第二部分，所述第一部分由栅极层叠结构围绕并且存储器层插置在所述第一部分和所述栅极层叠结构之间，所述第二部分从第一部分延伸并且暴露于栅极层叠结构外侧的区域；形成接触各个沟道层的第二部分的一部分的第一半导体层，该第一半导体层包括第一导电类型的第一杂质；以及形成接触各个沟道层的第二部分的通过第一半导体层敞开的部分的第二半导体层，该第二半导体层包括与第一导电类型相反的第二导电类型的第二杂质。
附图说明
[0007]图1是根据实施方式的半导体存储器装置的框图；
[0008]图2是示出图1所示的存储器单元阵列和外围电路结构的布置的实施方式的图；
[0009]图3是示出图2所示的存储器单元阵列的实施方式的立体图；
[0010]图4是示出图3所示的第二半导体层的实施方式的平面图；
[0011]图5是示出根据实施方式的沿着X
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Z平面截取的半导体存储器装置的第一区域和第二区域的横截面图；
[0012]图6是示出根据实施方式的沿着Y
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Z平面截取的半导体存储器装置的第二区域的横截面图；
[0013]图7是示出根据实施方式的沿着Y
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Z平面截取的半导体存储器装置的第二区域的横截面图；
[0014]图8是示出根据实施方式的半导体存储器装置的一部分的放大横截面图；
[0015]图9A至图9C是示出根据实施方式的半导体存储器装置的制造方法的横截面图；
[0016]图10A至图10G是示出图9C所示的工艺之后的工艺的实施方式的横截面图；
[0017]图11是示出根据实施方式的存储器系统的配置的框图；以及
[0018]图12是示出根据实施方式的计算系统的配置的框图。
具体实施方式
[0019]为了描述根据本公开的概念的实施方式，本文所公开的具体结构和功能描述仅是例示性的。根据本公开的概念的实施方式可按照各种形式实现，其不应被解释为限于本文所阐述的特定实施方式。
[0020]将理解，尽管本文中可使用术语“第一”、“第二”等来描述各种元件，但这些元件不受这些术语限制。这些术语用于将一个元件与另一元件相区分，而非暗示元件的数量或顺序。
[0021]各种实施方式涉及一种能够改进操作可靠性的半导体存储器装置和制造该半导体存储器装置的方法。
[0022]图1是根据实施方式的半导体存储器装置100的框图。
[0023]参照图1，半导体存储器装置100可包括外围电路结构190和存储器单元阵列110。
[0024]外围电路结构190可被配置为执行用于将数据存储在存储器单元阵列110中的编程操作和验证操作、用于输出存储在存储器单元阵列110中的数据的读操作以及用于擦除存储在存储器单元阵列110中的数据的擦除操作。外围电路结构190可包括输入/输出电路180、控制电路150、电压发生电路130、行解码器120、列解码器170、页缓冲器160和源极线驱动器140。
[0025]存储器单元阵列110可包括存储数据的多个存储器单元。根据实施方式，存储器单元阵列110可包括三维存储器单元阵列。多个存储器单元可每单元存储单比特数据或多比特数据。多个存储器单元可形成存储器单元串。各个存储器单元串可包括通过沟道层彼此串联联接的存储器单元。沟道层可通过位线BL联接到页缓冲器160。沟道层可包括联接到存储器单元阵列110的第一半导体层的部分和联接到存储器单元阵列110的源极区域的部分。第一半导体层可被提供作为掺杂有第一导电类型的第一杂质的阱区域。源极区域可以是第二半导体层中的掺杂有与第一导电类型相反的第二导电类型的第二杂质的区域。第一导电类型可为p型，并且第二导电类型可为n型。
[0026]输入/输出电路180可将从半导体存储器装置100的外部装置(例如，存储控制器)
接收的命令CMD和地址ADD传送至控制电路150。输入/输出电路180可与外部装置和列解码器170交换数据DATA。
[0027]控制电路150可响应于命令CMD和地址ADD而输出操作信号OP_S、行地址RADD、源极线控制信号SL_S、页缓冲器控制信号PB_S和列地址CADD。
[0028]电压发生电路130可响应于操作信号OP_S而生成用于执行编程操作、验证操作、读操作和擦除操作的各种操作电压Vop。电压发生电路130可在擦除操作期间响应于操作信号OP_S而将擦除电压Vers传送至存储器单元阵列110。在擦除操作期间，擦除电压Vers可被传送至存储器单元阵列110的第一半导体层。第一半导体层可在擦除操作期间向沟道层供应作为多数载流子的空穴。
[0029]行解码器120可通过漏极选择线DSL、字线WL和源极选择线SSL联接到存储器单元阵列110。行解码器120可响应于行地址RADD而将操作电压Vop传送至漏极选择线DSL、字线WL和源极选择线SSL。
[0030]列解码器170可响应于列地址CADD而将从输入/输出电路180输入的数据DATA传送至页缓冲器160本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器装置，该半导体存储器装置包括：具有第一部分和第二部分的沟道层，所述第一部分和所述第二部分在纵向方向上延伸；栅极层叠结构，该栅极层叠结构围绕所述沟道层的所述第一部分；第一半导体层，该第一半导体层包括第一导电类型的第一杂质，该第一半导体层接触所述沟道层的所述第二部分的侧壁；以及第二半导体层，该第二半导体层覆盖所述第一半导体层和所述沟道层，其中，所述第二半导体层包括掺杂有与所述第一导电类型相反的第二导电类型的第二杂质的源极区域。2.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括设置在所述沟道层的所述第一部分和所述栅极层叠结构之间的存储器层，其中，所述栅极层叠结构包括在所述纵向方向上彼此交替地层叠的多个导电图案和多个层间绝缘层。3.根据权利要求1所述的半导体存储器装置，其中，所述第二半导体层还包括掺杂有所述第一导电类型的第三杂质的阱拾取区域，并且其中，所述阱拾取区域中的所述第三杂质的浓度高于所述第一半导体层中的所述第一杂质的浓度。4.根据权利要求3所述的半导体存储器装置，其中，所述阱拾取区域接触所述第一半导体层的一部分。5.根据权利要求3所述的半导体存储器装置，其中，所述第二半导体层还包括所述源极区域中的掺杂有所述第二导电类型的第四杂质的源极拾取区域，并且其中，所述源极拾取区域中的所述第四杂质的浓度高于所述源极区域中的所述第二杂质的浓度。6.根据权利要求5所述的半导体存储器装置，其中，所述源极拾取区域设置在所述源极区域的不与所述沟道层和所述阱拾取区域交叠的部分中。7.根据权利要求5所述的半导体存储器装置，该半导体存储器装置还包括：导电垂直触点，该导电垂直触点在与所述沟道层相同的纵向方向上从所述源极拾取区域延伸；绝缘层，该绝缘层位于所述导电垂直触点和所述栅极层叠结构之间；导电源极触点，该导电源极触点在与所述导电垂直触点延伸的方向相反的方向上延伸；以及上引线，该上引线连接到所述导电源极触点并且在读操作或验证操作期间传送源极电压。8.根据权利要求5所述的半导体存储器装置，其中，所述栅极层叠结构包括在所述纵向方向上层叠以彼此间隔开的多个导电图案，并且其中，所述源极拾取区域与所述导电图案交叠。9.根据权利要求8所述的半导体存储器装置，该半导体存储器装置还包括：导电源极触点，该导电源极触点从所述源极拾取区域延伸并且远离所述栅极层叠结构延伸；以及
上引线，该上引线连接到所述导电源极触点并且在读操作或验证操作期间传送源极电压。10.根据权利要求3所述的半导体存储器装置，该半导体存储器装置还包括：导电阱触点，该导电阱触点连接到所述阱拾取区域；以及上引线，该上引线连接到所述导电阱触点并且在擦除操作期间传送擦除电压。11.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：外围电路结构，该外围电路结构与所述栅极层叠结构交叠；以及位线，该位线设置在所述外围电路结构和所述栅极层叠结构之间。12.一种半导体存储器装置，该半导体存储器装置包括：三维存储器单元阵列；第一半导体层，该第一半导体层与所述三维存储器单元阵列交叠，该第一半导体层包括第一导电类型的第一杂质；以及第二半导体层，该第二半导体层设置在所述第一半导体层上方，该第二半导体层包括掺杂有与所述第一导电类型相反的第二导电类型的第二杂质的源极区域，其中，所述三维存储器单元阵列包括多个沟道层，各个沟道层具有接触所述第一半导体层的第一接触表面和接触所述第二半导体层的第二接触表面。13.根据权利要求12所述的半导体存储器装置，其中，所述第二半导体层包括与所述三维存储器单元阵列交叠的中央区域以及围绕所述中央区域的边缘，并且其中，所述第二半导体层的所述源极区域形成在所述第二半导体层的所述中央区域中。14.根据权利要求12所述的半导体存储器装置，其中，所述第二半导体层还包括掺杂有所述第一导电类型的第三杂质的阱拾取区域，并且其中，所述阱拾取区域中的所述第三杂质的浓度高于所述第一半导体层中的所述第一杂质的浓度。15.根据权利要求14所述的半导体存储器装置，其中，所述第二半导体层还包括与所述三维存储器单元阵列交叠的中央区域以及围绕所述中央区域的边缘，并且其中，所述阱拾取区域形成在所述第二半导体层的所述边缘中。16.根据权利要求12所述的半导体存储器装置，该半导体...

【专利技术属性】
技术研发人员：李东奂，金徐儇，崔殷硕，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：