一种具有低导通压降的SiC基肖特基器件及其制备方法技术

本发明专利技术公开了一种具有低导通压降的SiC基肖特基器件及其制备方法，由下至上包括欧姆接触电极、n++型SiC衬底基片、n+型缓冲层、漂移层和肖特基接触电极；漂移层自下而上包括nx第一漂移层和n

【技术实现步骤摘要】
一种具有低导通压降的SiC基肖特基器件及其制备方法


[0001]本专利技术涉及一种SiC肖特基器件及其制备方法，尤其是涉及一种具有低导通压降的SiC基肖特基二极管结构及其制备方法。

技术介绍

[0002]第三代半导体碳化硅(SiC)材料具有比传统的Si材料优异的物理和电学特性。例如SiC具有禁带宽、热导率高、击穿场强高、饱和电子漂移速率高等特点，同时还兼具有极好的物理及化学稳定性、极强的抗辐照能力和机械强度等。因此，基于宽禁带SiC材料的电子器件可用于高温、大功率、高频、高辐射等电力电子领域。
[0003]SiC肖特基二极管器件在商业化进程上已经很成熟，尤其以注入p型屏蔽层的结型肖特基器件为主流。结势垒型肖特基二极管将PN结集成在肖特基结构中，能够有效地保证低肖特基势垒的优良正向导通特性，同时在反向阻断时，能够将最大电场限制在PN结区从而降低表面肖特基接触处的电场，使得反向漏电流相对于纯肖特基类型的大大降低。尽管如此，一方面，SiC肖特基器件的导通压降(V
F
)受到总串联电阻的影响，即总串联电阻包括JFET电阻R
JFET
、漂移区电阻R
drift
以及衬底电阻R
SUB
。针对SiC肖特基器件阻断电压与正向导通特性折中设计仍然存在着诸多矛盾点，例如对其产生关键影响的外延层掺杂和厚度的优化设计，较高的漂移区掺杂和较小的漂移层厚度不利于反向阻断能力的提升，反之，不利于正向导通特性的提升。另一方面，SiC衬底表面依然存在较多缺陷，虽然通过生长缓冲层来提高后续外延层的质量，但器件通电后依然存在着较强电应力的驱动作用，使得缺陷演化进而影响到器件的整体可靠性。考虑到这些因素需要寻找一种新的技术使得SiC肖特基器件具有低导通压降，同时能够降低敏感区域的缺陷扩展并提高器件的长期稳定性工作能力。

技术实现思路

[0004]针对上述问题，本专利技术的目的在于，针对目前SiC肖特基器件的导通压降和阻断电压的设计矛盾体、以及材料缺陷受电应力扩展的问题，提供一种SiC肖特基器件的结构设计方案与制备方法，主要用于降低SiC肖特基器件的导通压降和功耗，同时提高器件长期稳定性。
[0005]本专利技术的技术方案是从决定SiC肖特基器件导通压降的总串联电阻如JFET电阻R
JFET
、漂移区电阻R
drift
以及衬底电阻R
SUB
等方面综合考虑，提出一种具有变掺杂外延结构的SiC肖特基器件，利用远离主结区的高掺杂漂移层降低器件的串联电阻，并利用主结区域的低掺杂层提高p型屏蔽层的保护作用，降低器件的反向漏电流，同时利用靠近缓冲层一侧低掺杂外延结构设计以提高SiC肖特基器件的可靠性工作能力。
[0006]为了实现以上目的，本专利技术的技术方案为：
[0007]一种具有低导通压降的SiC基肖特基器件，由下至上包括欧姆接触电极、n++型SiC衬底基片、n+型缓冲层、漂移层和肖特基接触电极；漂移层自下而上包括nx第一漂移层和n
‑
第二漂移层，nx第一漂移层的掺杂浓度大于n
‑
第二漂移层的掺杂浓度，n
‑
第二漂移层之内设有p型屏蔽层；其中nx第一漂移层的掺杂浓度自下而上先由低变至高掺杂，后由高变至低掺杂。
[0008]可选的，所述nx第一漂移层的厚度占比整个漂移层厚度的50
‑
80％。
[0009]可选的，所述p型屏蔽层设于所述n
‑
第二漂移层的上部，且所述p型屏蔽层的底部与所述n
‑
第二漂移层的底部的间距是n
‑
第二漂移层厚度的50％～90％。
[0010]可选的，所述nx第一漂移层包括叠设的至少三个掺杂层，且中间的掺杂层的掺杂浓度大于上下两侧的掺杂层的掺杂浓度。
[0011]可选的，所述中间的掺杂层的厚度占比所述nx第一漂移层厚度的40％～60％。
[0012]可选的，所述nx第一漂移层由下至上形成渐变掺杂，且掺杂浓度先由低至高，再由高至低。
[0013]可选的，所述nx第一漂移层的掺杂浓度最高不超过1
×
10
17
cm
‑3，最低不少于1
×
10
15
cm
‑3；所述n
‑
第二漂移层的掺杂浓度范围为1
×
10
14
～5
×
10
15
cm
‑3；所述n+型缓冲层的掺杂浓度范围为1
×
10
18
～1
×
10
19
cm
‑3。
[0014]一种上述具有低导通压降的SiC基肖特基器件的制备方法，包括以下步骤：
[0015]1)于n++型SiC衬底基片之上生长n+型缓冲层；
[0016]2)生长漂移层，首先于n+型缓冲层之上生长掺杂浓度较高的nx第一漂移层，然后于nx第一漂移层上生长掺杂浓度较低的n
‑
第二漂移层；
[0017]3)通过局部掺杂工艺于n
‑
第二漂移层中制作p型屏蔽层；
[0018]4)于n++型SiC衬底基片背面制作欧姆接触电极；
[0019]5)于n
‑
第二漂移层上制作肖特基接触电极。
[0020]可选的，所述步骤2)中，采用化学气相沉积工艺生长所述漂移层，生长温度为1500
‑
1700℃，掺杂源为NH3，通过控制掺杂源流量控制掺杂浓度。
[0021]可选的，所述nx第一漂移层生长过程中，所述掺杂源的流量阶段式变化或渐变式变化。
[0022]本专利技术的有益效果为：
[0023](1)基于部分高掺杂的漂移层，使得SiC肖特基器件的串联电阻大大降低；
[0024](2)采用变掺杂外延结构，主结区域的低掺杂层仍能提高p型屏蔽层的保护作用，降低器件的反向漏电流，提高SiC肖特基器件的阻断能力。
[0025](3)采用变掺杂外延结构，远离主结区域的高掺杂层可以适当地减小厚度，与传统器件相比进一步降低器件导通压降；
[0026](4)采用变掺杂外延结构，靠近缓冲层一侧的掺杂层可以降低缓冲层与外延层界面的电场和碰撞电离率等，减小缺陷扩展的几率。
[0027](5)所述的SiC肖特基器件，相比于传统的肖特基二极管，具有更高的巴俐加优值和更大的高频开关优值。
附图说明
[0028]图1本公开提供的一种低导通压降的SiC肖特基器件的制备流程图；
[0029]图2是实施例涉及的SiC外延材料基片的结构图；
[0030]图3是实施例涉及的制成nx第一漂移层31的结构图；
[0031]图4是实施例涉及的制成n
‑
第二漂移层30的结构图；
[0032]图5是实施例涉及的制成p型屏蔽本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具有低导通压降的SiC基肖特基器件，其特征在于：由下至上包括欧姆接触电极、n++型SiC衬底基片、n+型缓冲层、漂移层和肖特基接触电极；漂移层自下而上包括nx第一漂移层和n
‑
第二漂移层，nx第一漂移层的掺杂浓度大于n
‑
第二漂移层的掺杂浓度，n
‑
第二漂移层之内设有p型屏蔽层；其中nx第一漂移层的掺杂浓度自下而上先由低变至高掺杂，后由高变至低掺杂。2.根据权利要求1所述的具有低导通压降的SiC基肖特基器件，其特征在于：所述nx第一漂移层的厚度占比整个漂移层厚度的50
‑
80％。3.根据权利要求1所述的具有低导通压降的SiC基肖特基器件，其特征在于：所述p型屏蔽层设于所述n
‑
第二漂移层的上部，且所述p型屏蔽层的底部与所述n
‑
第二漂移层的底部的间距是n
‑
第二漂移层厚度的50
‑
90％。4.根据权利要求1所述的具有低导通压降的SiC基肖特基器件，其特征在于：所述nx第一漂移层包括叠设的至少三个掺杂层，且中间的掺杂层的掺杂浓度大于上下两侧的掺杂层的掺杂浓度。5.根据权利要求4所述的具有低导通压降的SiC基肖特基器件，其特征在于：所述中间的掺杂层的厚度占比所述nx第一漂移层厚度的40％～60％。6.根据权利要求1所述的具有低导通压降的SiC基肖特基器件，其特征在于：所述nx第一漂移层由下至上形成渐变掺杂，且掺杂浓度先由低至高，再由高至低。7.根据权利要求1所述的具有低导通压降的SiC基肖特基器件，其特征在于：所述nx第一漂移层的掺杂浓度最高...

【专利技术属性】
技术研发人员：江长福，周贤权，
申请(专利权)人：厦门紫硅半导体科技有限公司，
类型：发明
国别省市：