一种低导通电阻的SiC基MOSFET器件及其制备方法技术

本发明专利技术公开了一种低导通电阻的SiC基MOSFET器件及其制备方法，其漂移层包括nx第一漂移层和设于nx第一漂移层上的n

【技术实现步骤摘要】
一种低导通电阻的SiC基MOSFET器件及其制备方法


[0001]本专利技术属于半导体
，具体涉及一种低导通电阻的SiC基MOSFET器件及其制备方法。

技术介绍

[0002]第三代半导体碳化硅(SiC)材料，在电力电子器件、半导体照明、探测器和激光器领域展现出巨大的应用潜力。其临界击穿电场比Si高近10倍，使得相同电压下，SiC功率器件具有非常薄的漂移区厚度和较高的掺杂，因此通态电阻大大降低。其次，SiC具有3倍于Si的禁带宽度和热导率，因此本征载流子的激发温度较高，使得前者可以在高温、高辐照的环境中工作。第三，高热导率使得电力系统的集成度大大提高。因此，基于宽禁带SiC材料的电子器件能够在高温、大功率、高频、高辐射等电力电子领域充分发挥节能减排的重要优势，并将占据重要的技术更新和产品推广地位。
[0003]SiC金属
‑
氧化物
‑
半导体场效应晶体管(MOSFET)功率器件在商业化进程上不断取得进步，当前市场上以平面栅结构的MOSFET(DMOSFET)和沟槽栅结构MOSFET(UMOSFET)为代表。作为场控型器件，SiC基MOSFET具有易于驱动、工作频率高、功率密度高等特点，受到了目前工业级和车规级产品需求的大力推动作用。尽管如此，SiC基MOSFET器件的功率损耗依然是人们关注的焦点，在如何降低器件导通电阻、提高芯片的晶圆成品率方面遇到了较大挑战。SiC基MOSFET的电阻包括了源漏接触电阻、沟道电阻、JFET电阻、漂移层电阻以及衬底电阻。漂移层电阻是衡量器件导通性能的主要参数，但由于SiO2层与SiC衬底之间有较多的界面态，使得沟道电阻成为继漂移层电阻之后占比较高的一部分。近些年，一方面SiC基MOS栅介质技术不断进步使得沟道电阻得以降低，另一方面在高压领域漂移层电阻成为占比最高的电阻部分，优化漂移层电阻是解决SiC基MOSFET导通问题的主要途径之一。因此，需要获得一种新的技术使得SiC基MOSFET器件具有低的导通电阻的设计方案及制造方法。

技术实现思路

[0004]本专利技术的目的在于，针对目前高压SiC基MOSFET器件的导通电阻高等问题，提供一种SiC基MOSFET器件的外延结构设计方案与制备方法，主要用于降低SiC基MOSFET器件的漂移层电阻，从而提高压SiC基MOSFET的容量和巴利加优值。
[0005]本专利技术的技术方案是从SiC基MOSFET器件漂移层导通电阻考虑，提出一种具有分段掺杂外延结构的SiC基MOSFET器件，利用远离主结区的高掺杂漂移层降低器件的串联电阻，并利用主结区域的低掺杂层提高p型屏蔽层的保护作用，降低器件的米勒电荷，以提高SiC基MOSFET器件的开关转换能力。
[0006]本专利技术所述的一种兼具低导通电阻和高击穿电压的SiC基MOSFET器件的制备方法，是基于SiC基MOSFET器件的外延生长技术、深亚微米自对准注入掺杂技术、高温激活与退火技术、栅氧化物技术以及多晶硅栅电极技术，实现MOSFET器件的外延结构制作、有源区掺杂以及电极制作。从而提高SiC基MOSFET器件的导通能力和高压击穿能力，增强SiC基
DMOSFET器件的静态导通特性和动态转换特性。
[0007]为了实现以上目的，本专利技术的技术方案为：
[0008]一种低导通电阻的SiC基MOSFET器件，由下至上包括漏电极接触、n++型SiC衬底基片和SiC外延层，还包括设于SiC外延层上方的栅介质、栅电极接触、内绝缘物质、源电极接触和源极pad金属层；SiC外延层由下至上包括n+型缓冲层和漂移层，漂移层包括设于n+型缓冲层上的nx第一漂移层和设于nx第一漂移层上的n
‑
第二漂移层，n
‑
第二漂移层之内设有p well区域，p well区域之内设有n+型掺杂区和p+型掺杂区；其中，
[0009]nx第一漂移层和n
‑
第二漂移层为同质材料，nx第一漂移层的掺杂浓度高于n
‑
第二漂移层，且n
‑
第二漂移层的厚度占比整个漂移层厚度的20％
‑
50％；p well区域的底部与n
‑
第二漂移层的底部的间距是n
‑
第二漂移层厚度的80
‑
90％。
[0010]这里所述的同质材料，是指掺入的杂质相同。
[0011]可选的，所述nx第一漂移层包括叠设的至少两个掺杂层，且由下至上的掺杂层的掺杂浓度阶梯式降低。
[0012]可选的，所述nx第一漂移层由下至上形成渐变掺杂，且掺杂浓度逐渐降低。
[0013]可选的，所述nx第一漂移层的掺杂浓度介于1
×
10
15
cm
‑3～1
×
10
17
cm
‑3之间。
[0014]可选的，所述n
‑
第二漂移层的掺杂浓度范围为1
×
10
14
cm
‑3～1
×
10
16
cm
‑3，厚度范围为2
‑
5μm。
[0015]可选的，所述p well区域位于所述n
‑
第二漂移层上部的两侧，所述栅介质和栅电极接触依次叠设于所述n
‑
第二漂移层表面的中部，所述源电极接触设于所述p+型掺杂区之上，所述源电极接触和源极pad金属层连接，所述内绝缘物质将所述栅电极接触与源电极接触、源极pad金属层隔开。
[0016]一种上述低导通电阻的SiC基MOSFET器件的制备方法，包括以下步骤：
[0017]1)于n++型SiC衬底基片之上生长n+型缓冲层；
[0018]2)于n+型缓冲层之上生长掺杂浓度较高的nx第一漂移层，于nx第一漂移层上生长掺杂浓度较低的n
‑
第二漂移层；
[0019]3)制作有源区掺杂，于n
‑
第二漂移层的上部形成p well区域、n+型掺杂区和p+型掺杂区；
[0020]4)于n
‑
第二漂移层之上制作栅介质；
[0021]5)于栅介质之上制作栅电极接触；
[0022]6)制作覆盖栅电极接触的内绝缘物质；
[0023]7)制作欧姆接触，包括位于n++型SiC衬底基片10底面的漏电极接触和位于内绝缘物质外侧的源电极接触；
[0024]8)制作与源电极接触的源极pad金属层。
[0025]可选的，所述步骤2)中，采用化学气相沉积工艺生长所述漂移层，生长温度为1500
‑
1700℃，掺杂源为NH3，通过控制掺杂源流量控制掺杂浓度。
[0026]可选的，所述nx第一漂移层生长过程中，所述掺杂源的流量固定、阶段式减小或渐变式减小。
[0027]本专利技术的有益效果为：
[0028](1)基于部分高掺杂的漂移层，使得Si本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种低导通电阻的SiC基MOSFET器件，其特征在于：由下至上包括漏电极接触、n++型SiC衬底基片和SiC外延层，还包括设于SiC外延层上方的栅介质、栅电极接触、内绝缘物质、源电极接触和源极pad金属层；SiC外延层由下至上包括n+型缓冲层和漂移层，漂移层包括设于n+型缓冲层上的nx第一漂移层和设于nx第一漂移层上的n
‑
第二漂移层，n
‑
第二漂移层之内设有p well区域，p well区域之内设有n+型掺杂区和p+型掺杂区；其中，nx第一漂移层和n
‑
第二漂移层为同质材料，nx第一漂移层的掺杂浓度高于n
‑
第二漂移层，且n
‑
第二漂移层的厚度占比整个漂移层厚度的20％
‑
50％；p well区域的底部与n
‑
第二漂移层的底部的间距是n
‑
第二漂移层厚度的80
‑
90％。2.根据权利要求1所述的低导通电阻的SiC基MOSFET器件，其特征在于：所述nx第一漂移层包括叠设的至少两个掺杂层，且由下至上的掺杂层的掺杂浓度阶梯式降低。3.根据权利要求1所述的低导通电阻的SiC基MOSFET器件，其特征在于：所述nx第一漂移层由下至上形成渐变掺杂，且掺杂浓度逐渐降低。4.根据权利要求2或3所述的低导通电阻的SiC基MOSFET器件，其特征在于：所述nx第一漂移层的掺杂浓度介于1
×
10
15
cm
‑3～1
×
10
17
cm
‑3之间。5.根据权利要求1所述的低导通电阻的SiC基MOSFET器件，其特征在于：所述n
‑
第二漂移层的掺杂浓度范围为1<...

【专利技术属性】
技术研发人员：江长福，周贤权，
申请(专利权)人：厦门紫硅半导体科技有限公司，
类型：发明
国别省市：