半导体装置及其制造方法制造方法及图纸

本发明专利技术的实施方式涉及半导体装置及其制造方法。根据一个实施方式，半导体装置具备第1导电部、半导体元件、第1端子以及金属层。上述半导体元件设置于上述第1导电部之上。上述第1端子在与从上述第1导电部朝向上述半导体元件的第1方向垂直的第2方向上远离上述第1导电部。上述第1端子包括第1部分以及设置在上述第1部分与上述第1导电部之间的第2部分。上述第2部分的下表面位于比上述第1部分的下表面靠下方的位置，且位于比设置在上述第1导电部与上述第2部分之间的第1绝缘部的下表面靠下方的位置。上述金属层设置于上述第1部分的上述下表面以及上述第2部分的上述下表面。表面以及上述第2部分的上述下表面。表面以及上述第2部分的上述下表面。

【技术实现步骤摘要】
半导体装置及其制造方法
[0001]本申请享受以日本专利申请2021
‑
44298号(申请日：2021年3月18日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。


[0002]本专利技术的实施方式一般涉及半导体装置及其制造方法。

技术介绍

[0003]存在具备半导体元件以及端子的半导体装置。对于该半导体装置，要求提高与安装相关的可靠性。

技术实现思路

[0004]本专利技术的实施方式提供能够提高安装的可靠性的半导体装置及其制造方法。
[0005]根据一个实施方式，半导体装置具备第1导电部、半导体元件、第1端子以及金属层。上述半导体元件设置在上述第1导电部之上。上述第1端子在第2方向上远离上述第1导电部，该第2方向与从上述第1导电部朝向上述半导体元件的第1方向垂直。上述第1端子包括第1部分、以及设置在上述第1部分与上述第1导电部之间的第2部分。上述第2部分的下表面位于比上述第1部分的下表面靠下方的位置，且位于比设置在上述第1导电部与上述第2部分之间的第1绝缘部的下表面靠下方的位置。上述金属层设置于上述第1部分的上述下表面以及上述第2部分的上述下表面。
附图说明
[0006]图1是表示实施方式的半导体装置的平面图。
[0007]图2的(a)、(b)是表示实施方式的半导体装置的立体图。
[0008]图3的(a)、(b)是表示实施方式的半导体装置的截面图。
[0009]图4的(a)、(b)是表示实施方式的半导体装置的截面图。
[0010]图5是表示实施方式的半导体装置的制造方法的示意图。
[0011]图6是表示实施方式的半导体装置的制造方法的示意图。
[0012]图7是表示实施方式的半导体装置的制造方法的示意图。
[0013]图8是表示实施方式的半导体装置的制造方法的示意图。
[0014]图9是表示实施方式的半导体装置的制造方法的示意图。
[0015]图10是表示实施方式的半导体装置的制造方法的示意图。
[0016]图11的(a)、(b)是表示参考例以及实施方式的半导体装置的一部分的截面图。
[0017]图12的(a)、(b)是表示实施方式的变形例的半导体装置的立体图。
具体实施方式
[0018]以下，参照附图对本专利技术的各实施方式进行说明。
[0019]附图是示意性或概念性的图，各部分的厚度与宽度之间的关系、部分之间的大小比例等并不一定限于与现实情况相同。即便在表示相同部分的情况下，也存在根据附图不同而使彼此的尺寸、比例不同地表示的情况。
[0020]在本说明书以及各附图中，对于与已说明过的要素相同的要素赋予相同的符号而适当省略详细说明。
[0021]图1是表示实施方式的半导体装置的平面图。图2的(a)以及图2的(b)是表示实施方式的半导体装置的立体图。
[0022]如图1、图2的(a)以及图2的(b)所示，实施方式的半导体装置100包括半导体元件1、第1导电部11、连结部11a、第2导电部12、端子20以及绝缘部30。另外，在图1中，绝缘部30用虚线表示，且被透视地表示。此外，在各附图中，用双点划线表示连结部11a。
[0023]在实施方式的说明中，使用XYZ正交坐标系。将从第1导电部11朝向半导体元件1的方向设为Z方向(第1方向)。将与Z方向垂直且相互正交的两个方向设为X方向(第2方向)以及Y方向(第3方向)。此外，为了便于说明，将从第1导电部11朝向半导体元件1的方向称作“上”，将其相反方向称作“下”。这些方向是基于第1导电部11与半导体元件1之间的相对位置关系，与重力方向无关。
[0024]半导体元件1设置在第1导电部11之上。在图1的例子中，半导体元件1是Metal Oxide Semiconductor Field Effect Transistor(MOSFET；金属氧化物半导体场效应晶体管)。半导体元件1也可以是Insulated Gate Bipolar Transistor(IGBT；绝缘栅双极晶体管)或者二极管。第2导电部12在Y方向上远离第1导电部11。
[0025]在X方向以及Y方向上设置有多个端子20。多个端子20相互分离。此外，多个端子20在X方向上远离第1导电部11以及第2导电部12。多个端子20包括第1端子20a、第2端子20b以及第3端子20c。在各附图中，用双点划线表示第1端子20a、第2端子20b以及第3端子20c。
[0026]第1导电部11在X方向上设置在第1端子20a彼此之间。在第1导电部11与第1端子20a之间设置有连结部11a。第1端子20a经由连结部11a与第1导电部11电连接。
[0027]第2导电部12在X方向上设置在第2端子20b与第3端子20c之间。在第2导电部12与第2端子20b之间设置有连结部12a。第2端子20b经由连结部12a与第2导电部12电连接。
[0028]图3的(a)、图3的(b)、图4的(a)以及图4的(b)是表示实施方式的半导体装置的截面图。
[0029]具体而言，图3的(a)是图1的III
‑
III截面图。图3的(b)是图3的(a)的一部分的放大图。图4的(a)是图1的IV
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IV截面图。图4的(b)是图4的(a)的一部分的放大图。
[0030]如图1以及图3的(a)所示，半导体元件1包括漏极电极1a、源极电极1b、栅极焊盘1c以及半导体层1d。漏极电极1a设置于半导体元件1的下表面。源极电极1b以及栅极焊盘1c设置于半导体元件1的上表面。半导体层1d设置在漏极电极1a与源极电极1b之间以及漏极电极1a与栅极焊盘1c之间。
[0031]如图3的(a)所示，漏极电极1a经由接合层41与第1导电部11电连接。如图1所示，源极电极1b经由接合线42b与第2导电部12电连接。栅极焊盘1c经由接合线42c与第3端子20c电连接。
[0032]绝缘部30设置在半导体元件1的周围，对半导体元件1进行密封。绝缘部30包括多个第1绝缘部31。多个第1绝缘部31在X方向上分别设置于第1导电部11与端子20之间以及第
2导电部12与其他端子20之间。
[0033]具体而言，如图3的(a)所示，连结部11a的厚度(Z方向上的长度)比第1导电部11以及第1端子20a各自的厚度小。第1绝缘部31设置于连结部11a之下，且位于第1导电部11与第1端子20a之间。
[0034]如图4的(a)所示，连结部12a的厚度比第2导电部12以及第2端子20b各自的厚度小。另外的第1绝缘部31设置于连结部12a之下，且位于第2导电部12与第2端子20b之间。又一另外的第1绝缘部31位于第2导电部12与第3端子20c之间。
[0035]如图3的(b)以及图4的(b)所示，端子20包括第1部分21以及第2部分22。在各附图中，用双点划线表示第1部分21以及第2部分本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，具备：第1导电部；半导体元件，设置于上述第1导电部之上；第1端子，在第2方向上远离上述第1导电部，上述第2方向与从上述第1导电部朝向上述半导体元件的第1方向垂直，上述第1端子包括第1部分以及设置在上述第1部分与上述第1导电部之间的第2部分，上述第2部分的下表面位于比上述第1部分的下表面靠下方的位置，且位于比设置在上述第1导电部与上述第2部分之间的第1绝缘部的下表面靠下方的位置；以及金属层，设置于上述第1部分的上述下表面以及上述第2部分的上述下表面。2.根据权利要求1所述的半导体装置，其中，上述第2部分具有第1侧面，该第1侧面与上述第2方向交叉且位于比上述第1绝缘部的上述下表面靠下方的位置，上述金属层还设置于上述第1侧面。3.根据权利要求2所述的半导体装置，其中，上述第2部分具有第2侧面，该第2侧面位于比上述第1侧面靠上方的位置且与上述第1绝缘部接触。4.根据权利要求1所述的半导体装置，其中，在与上述第1方向以及上述第2方向垂直的第3方向上设置有多个上述第1端子，各个上述第1部分的上述下表面位于比设置在上述第1部分彼此之间的第2绝缘部的下表面靠上方的位置。5.根据权利要求4所述的半导体装置，其中，上述第1部分的上述下表面以及上述第2绝缘部的上述下表面朝向上方凸出地弯曲。6.根据权利要求5所述的半导体装置，其中，上述第1部分的上述下表面的曲率大于上述第2绝缘部的上述下表面的曲率的1.0倍且小于1.1倍。7.一种半导体装置，具备：第1导电部；半...

【专利技术属性】
技术研发人员：大川直树，
申请(专利权)人：东芝电子元件及存储装置株式会社，
类型：发明
国别省市：