具有共用延迟电路的方法和存储器装置制造方法及图纸

本发明专利技术涉及一种存储器装置，包含多个存储器组和感测延迟电路。存储器组中的每一个由行使能命令激活且配置成基于感测使能信号来进行感测操作。包含共用延迟电路和延迟路径控制电路系统的感测延迟电路可从行使能命令的触发将感测使能信号的启动延迟一个感测延迟时段。共用延迟电路对存储器组共用且可基于行使能命令的触发来产生多个延迟信号。延迟路径控制电路系统可基于行使能命令和多个延迟信号来控制共用延迟电路与存储器组之间的电路径以将感测使能信号输出到存储器组。本发明专利技术还涉及一种具有共用延迟电路的方法。及一种具有共用延迟电路的方法。及一种具有共用延迟电路的方法。

【技术实现步骤摘要】
具有共用延迟电路的方法和存储器装置


[0001]本公开涉及一种存储器装置，且更特定来说，涉及一种具有共用延迟电路的方法和存储器装置。

技术介绍

[0002]存储器装置例如动态随机存取存储器(dynamic random
‑
access memory；DRAM)可包含多个存储器组。在存储器操作中，在来自行使能命令的触发的感测量之后启动感测放大器以对存储器组进行感测操作。期望对于包含在存储器装置中的所有存储器组具有相同的延迟量。
[0003]然而，由于制造工艺期间电子组件(例如，晶体管、电阻器、偏置电平噪声等)的不匹配，从行使能命令的触发到用于不同存储器组的感测放大器的启动的延迟量是不同的。存储器组中的延迟量的差异可能导致存储器操作(例如，读取操作或写入操作)的错误率的增加，从而降低存储器装置的性能。
[0004]随着近来对高质量存储器装置的需求增长，期望用于改善存储器装置的性能的创造性技术和设计。

技术实现思路

[0005]本公开介绍一种能够改善存储器装置的性能的方法和存储器装置。
[0006]在本公开的实施例中，存储器装置包含多个存储器组和感测延迟电路。多个存储器组中的每一个由行使能命令激活，且多个存储器组中的每一个配置成基于感测使能信号来进行感测操作。感测延迟电路配置成从行使能命令的触发延迟感测使能信号的启动达感测延迟时段。感测延迟电路包括共用延迟电路和延迟路径控制电路系统。共用延迟电路配置成基于行使能命令的触发来产生多个延迟信号，其中共用延迟电路为多个存储器组共用。延迟路径控制电路系统耦合到共用延迟电路，且配置成基于行使能命令和多个延迟信号来控制共用延迟电路与多个存储器组之间的电路径，以将感测使能信号输出到存储器组。
[0007]在本公开的实施例中，适于包括多个存储器组和感测延迟电路的存储器装置的方法。所述方法包含以下操作：接收配置成激活多个存储器组当中的存储器组的行使能命令；以及通过感测延迟电路从行使能命令的触发延迟感测使能信号的启动达感测延迟时段。从行使能命令的触发延迟感测使能信号的启动达感测延迟时段的操作包括：通过感测延迟电路的共用延迟电路基于行使能命令的触发来产生多个延迟信号，其中共用延迟电路为多个存储器组共用；以及基于行使能命令和多个延迟信号来控制共用延迟电路与多个存储器组之间的电路径以将感测使能信号输出到存储器组。
[0008]为了使本公开的实施例中的一个或多个中提供的以上特征和优点更容易理解，伴有附图的若干实施例详细描述如下。
附图说明
[0009]包含附图以提供对本公开的进一步理解，且附图并入本说明书中并构成本说明书的一部分。附图示出本公开的实施例，且与描述一起用来解释本文中所描述的原理。
[0010]图1是示出根据一些实施例的存储器装置的示意图；
[0011]图2是示出根据一些实施例的存储器装置的感测延迟电路的示意图；
[0012]图3是示出根据一些实施例的存储器装置的延迟路径控制电路的示意图；
[0013]图4到图5是示出根据一些实施例的存储器装置中的信号的波形图；
[0014]图6A到图6B示出根据一些实施例的存储器装置的方法的流程图。
[0015]附图标号说明
[0016]100：存储器装置；
[0017]110、210：延迟感测电路/感测延迟电路；
[0018]112、212：共用延迟电路；
[0019]114、214：延迟路径控制电路系统；
[0020]130、SA：感测放大器；
[0021]211、213、NOR1、NOR2、X0、Xm：逻辑电路；
[0022]212_0、212_1、212_n
‑
1：延迟单元；
[0023]214_0_0、214_0_1、214_0_n
‑
1、214_m_0、214_m_n
‑
1、214_x：延迟路径控制电路；
[0024]2111、2131、ATV_B0_D1、ATV_B0_D2、ATV_B0_Dn、ATV_B1_D1、ATV_B1_Dn、ATV_Bm_Dn、DLY_S1：信号；
[0025]2141：或非逻辑电路；
[0026]2143：缓冲器；
[0027]2143a、2143b、2147：非逻辑电路；
[0028]2145：与非逻辑电路；
[0029]t01、t02、t03、t04、t05、t06、t11、t15、t16：时序；
[0030]ARR：存储器阵列；
[0031]ATV_B0、ATV_B1、ATV_Bm：行使能命令；
[0032]B0、Bm：存储器组；
[0033]DIS0、DIS1、DISm、IN：输入端子；
[0034]DLY_IN：延迟输入端子；
[0035]DLY_OUT、OUT：输出端子；
[0036]EN：使能输入端子；
[0037]GND、VDD：参考节点；
[0038]L0、Lm：锁存器；
[0039]M1、M2：晶体管；
[0040]Nd：连接节点；
[0041]P1_0、P2_0、P2_1、P3_0、P3_1、P4_0、P4_1、P5_0、P5_1、P6_0、P6_1、P7_0、P7_1、P8_0：脉冲；
[0042]PCG_B0、PCG_Bm：预充电信号；
[0043]S610、S620：操作；
[0044]S621、S623：子操作；
[0045]SE_B0、SE_B1、SE_Bm：感测使能信号；
[0046]Timing_D1、Timing_D2、Timing_Dn：延迟信号；
[0047]TD0、TD1：感测延迟时段；
[0048]T
RRD
：使能到使能最小命令时段。
具体实施方式
[0049]现将详细地对本专利技术的本优选实施例进行参考，所述实施例的实例在附图中示出。只要可能，相同附图标号就在附图和描述中用以指代相同或相似部件。
[0050]参考图1，存储器装置100包含延迟感测电路110，以及耦合到延迟感测电路110的多个存储器组B0到存储器组Bm，其中m是正整数。存储器组B0到存储器组Bm中的每一个可包含存储器阵列ARR和感测放大器SA。存储器阵列ARR可包含耦合到多个位线和字线的多个存储器单元(未示出)；且感测放大器SA配置成基于感测使能信号对存储器阵列ARR的存储器单元进行感测操作。对存储器单元的存储器操作(例如读取操作或写入操作)可通过耦合到存储器阵列ARR的存储器单元的位线和字线进行。在一些实施例中，从感测延迟电路110接收到分别用于启用存储器组B0到存储器组Bm的感测放大器的感测使能信号SE_B0到感测使能信号SE_Bm。在一些实施例中，存储器操作可在存储器组B0到存储器组Bm中独立地进行。举例来说，在写入操作正在存储器组B1(未示本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器装置，包括：多个存储器组，其中所述多个存储器组中的每一个由行使能命令激活，且所述多个存储器组中的每一个配置成基于感测使能信号来进行感测操作；以及感测延迟电路，配置成从所述行使能命令的触发将所述感测使能信号的启动延迟一个感测延迟时段，其中所述感测延迟电路包括：共用延迟电路，配置成基于所述行使能命令的所述触发来产生多个延迟信号，其中所述共用延迟电路为所述多个存储器组共用；以及延迟路径控制电路系统，耦合到所述共用延迟电路，所述延迟路径控制电路系统配置成基于所述行使能命令和所述多个延迟信号来控制所述共用延迟电路与所述多个存储器组之间的电路径，以将所述感测使能信号输出到所述存储器组。2.根据权利要求1所述的存储器装置，其中所述共用延迟电路包括配置成产生所述多个延迟信号的多个延迟单元，所述多个延迟单元中的每一个配置成将所述感测使能信号的所述启动延迟一个延迟时段，且根据所述多个延迟单元的所述延迟时段的总和来确定从所述行使能命令的所述触发到所述感测使能信号的所述启动的所述感测延迟时段。3.根据权利要求2所述的存储器装置，其中所述多个存储器组包括分别由第一行使能命令和第二行使能命令激活的第一存储器组和第二存储器组，所述第一存储器组和所述第二存储器组配置成基于第一感测使能信号和第二感测使能信号来进行感测操作，且从所述第一行使能命令的触发到所述第一感测使能信号的启动的第一感测延迟时段与从所述第二行使能命令的触发到所述第二感测使能信号的启动的第二感测延迟时段相同。4.根据权利要求3所述的存储器装置，其中所述多个延迟单元中的每一个的所述延迟时段小于所述存储器装置的使能到使能最小命令时段，其中所述使能到使能最小命令时段是所述第一行使能命令的所述触发与所述第二行使能命令的所述触发之间的最小时间时段。5.根据权利要求3所述的存储器装置，其中所述多个存储器组由多个行使能命令激活，且所述延迟路径控制电路系统包括：多个延迟路径控制电路，所述多个延迟路径控制电路中的每一个包括：使能输入端子，配置成接收所述多个行使能命令中的一个；多个第一输入端子，配置成接收所述多个行使能命令中的其它行使能命令和所述多个存储器组中的一个的预充电信号；第二输入端子，耦合到所述共用延迟电路的所述多个延迟单元中的一个，所述第二输入端子配置成接收由所述多个延迟单元中的所述一个输出的所述延迟信号；以及输出端子，配置成基于所述多个行使能命令中的所述一个和所述延迟信号来输出延迟行使能命令。6.根据权利要求5所述的存储器装置，其中所述多个延迟路径控制电路中的每一个包
括：第一晶体管，包括耦合到所述使能输入端子以接收所述多个行使能命令中的所述一个的控制端子；第一逻辑电路，耦合到所述多个第一输入端子，所述第一逻辑电路配置成对所述多个行使能命令中的所述其它行使能命令进行第一逻辑操作以产生第一逻辑信号；第二晶体管，耦合到所述第一逻辑电路，其中所述第二晶体管包括接收从所述第一逻辑电路输出的所述第一逻辑信号的控制端子，且所述第二晶体管通过连接节点耦合到所述第一晶体管；第二逻辑电路，耦合到所述第二输入端子，所述第二逻辑电路配置成对来自所述第二输入信号的所述延迟信号和所述连接节点处的信号进行第二逻辑操作以产生第二逻辑信号；以及第三逻辑电路，耦合到所述第二逻辑电路，所述第三逻辑电路配置成对所述第二逻辑信号进行第三逻辑操作以产生所述延迟行使能命令。7.根据权利要求6所述的存储器装置，其中所述第一逻辑电路是或非逻辑电路，所述第二逻辑电路是与非逻辑电路，且所述第三逻辑电路是非逻辑电路。8.根据权利要求5所述的存储器装置，其中所述多个延迟路径控制电路包括第一延迟路径控制电路和第二延迟路径控制电路，所述第一延迟路径控制电路的所述输出端子耦合到所述第二延迟路径控制电路的所述使能输入端子，其中所述第二延迟路径控制电路根据由所述第一延迟路径控制电路输出的所述延迟行使能命令来启用或停用。9.根据权利要求5所述的存储器装置，其中所述多个延迟路径控制电路包括：第一组延迟路径控制电路，对应于所述第一存储器组，所述第一组延迟路径控制电路配置成根据所述第一行使能命令来控制所述共用延迟电路与所述第一存储器组之间的电路径；以及第二组延迟路径控制电路，对应于所述第二存储器组，所述第二组延迟路径控制电路配置成根据所述第二行使能命令来控制所述共用延迟电路与所述第二存储器组之间的电路径。10.根据权利要求9所述的存储器装置，其中根据所述第一行使能命令来启用所...

【专利技术属性】
技术研发人员：申相浩，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：