数据处理电路及设备制造技术

本申请实施例提供一种数据处理电路及设备，该电路包括：第一存储组201和第二存储组202，写入电路203，通过其包括的一个写入输入缓存电路2031从写入总线206接收存储数据，通过第一读写总线207向第一存储组201写入存储数据，通过第二读写总线208向第二存储组202写入存储数据；读取电路204，通过第一读写总线207从第一存储组201读取存储数据，通过第二读写总线208从第二存储组202读取存储数据，通过其包括的一个读取输出缓存电路2041向读取总线205发送存储数据。本申请实施例的每个写入电路中包括一个写入输入缓存电路，每个读取电路中包括一个读取输出缓存电路，可以减小电路尺寸。尺寸。尺寸。

【技术实现步骤摘要】
数据处理电路及设备


[0001]本申请实施例涉及集成电路
，尤其涉及一种数据处理电路及设备。

技术介绍

[0002]在存储器中，通过存储阵列存储数据，存储器中的存储阵列可以为一个或多个。其中一种常用的存储器可以为DRAM(dynamic random access memory，动态随机存取存储器)，DRAM为一种内存。为了提高DRAM的读写效率，在DDR(double data rate，双倍速率)DRAM中，其内部的存储阵列通常划分为若干BG(bank group，分组)，不同BG之间进行交叉读写。与每个BG相连接的数据线路需要在中心区域进行合并，合并之后的数据线路共用一个数据总线，以实现数据的读取。
[0003]然而，上述方案中的中心区域的电路尺寸较大。

技术实现思路

[0004]本申请实施例提供一种数据处理电路及设备，可以解决当前中心区域的电路尺寸较大的问题。
[0005]第一方面，本申请实施例提供一种数据处理电路，该数据处理电路包括：
[0006]第一存储组和第二存储组；
[0007]写入电路，包括一个写入输入缓存电路，通过所述写入输入缓存电路从写入总线接收存储数据，通过第一读写总线向所述第一存储组写入所述存储数据，通过第二读写总线向所述第二存储组写入所述存储数据；
[0008]读取电路，包括一个读取输出缓存电路，通过所述第一读写总线从所述第一存储组读取所述存储数据，通过所述第二读写总线从所述第二存储组读取所述存储数据，通过所述读取输出缓存电路向读取总线发送所述存储数据。
[0009]可选地，所述写入电路还包括：
[0010]写入控制电路，分别与所述写入输入缓存电路、第一写入输出缓存电路、第二写入输出缓存电路连接，将所述写入输入缓存电路发送的所述存储数据发送给所述第一写入输出缓存电路或所述第二写入输出缓存电路；
[0011]第一写入输出缓存电路，与所述第一存储组连接，将所述写入控制电路发送的所述存储数据发送给所述第一存储组；
[0012]第二写入输出缓存电路，与所述第二存储组连接，将所述写入控制电路发送的所述存储数据发送给所述第二存储组。
[0013]可选地，所述写入输入缓存电路通过第一控制信号接收所述存储数据，所述第一控制信号的频率与写入所述存储数据的时钟频率相同。
[0014]可选地，所述第一写入输出缓存电路通过第二控制信号将所述存储数据写入所述第一存储组中，所述第二写入输出缓存电路通过第三控制信号将所述存储数据写入所述第二存储组中，所述第二控制信号的频率与所述第三控制信号的频率为所述第一控制信号的
频率的一半，所述第二控制信号的下降沿和所述第三控制信号的下降沿交替出现。
[0015]可选地，所述读取电路包括：
[0016]第一读取输入缓存电路，与所述第一存储组连接，从所述第一存储组读取所述存储数据；
[0017]第二读取输入缓存电路，与所述第二存储组连接，从所述第二存储组读取所述存储数据；
[0018]读取控制电路，分别与所述第一读取输入缓存电路、第二读取输入缓存电路连接，将所述第一读取输入缓存电路或所述第二读取输入缓存电路发送的所述存储数据发送给所述读取输出缓存电路。
[0019]可选地，所述第一读取输入缓存电路通过第四控制信号读取所述存储数据，所述第二读取输入缓存电路通过第五控制信号读取所述存储数据，所述第四控制信号的频率和所述第五控制信号的频率相同，所述第四控制信号中的下降沿和所述第五控制信号中的下降沿交替出现。
[0020]可选地，所述读取输出缓存电路通过第六控制信号将所述存储数据发送给所述读取总线，所述第六控制信号的频率是所述第四控制信号的频率的两倍。
[0021]可选地，所述第一读写总线和所述第二读写总线交叉排列。
[0022]可选地，所述第一读写总线包括多个比特的第一子总线，所述第二读写总线包括多个比特的第二子总线，同一比特对应的所述第一子总线和所述第二子总线延伸至同一高度之后，分别与所述第一存储组、所述第二存储组连接。
[0023]可选地，所述写入电路和所述读取电路在第一直线上并列设置，所述第一存储组和所述第二存储组在第二直线上并列设置，所述第一直线和所述第二直线平行。
[0024]可选地，所述写入电路和所述读取电路所在的第一区域、所述第一存储组和所述第二存储组所在的第二区域在第三直线上并列设置，所述第三直线和所述第一直线垂直。
[0025]可选地，所述第一存储组和所述第二存储组的数据读写时间不同，所述第一存储组和所述第二存储组的数据读写逻辑相同。
[0026]第二方面，本申请实施例提供一种存储器，包括：
[0027]两个上述第一方面的数据处理电路，两个所述数据处理电路中的写入电路与同一写入总线连接，两个所述数据处理电路中的读取电路与同一读取总线连接。
[0028]可选地，所述存储器为双倍速率的动态随机存取存储器DDR DRAM。
[0029]可选地，两个所述数据处理电路中的所述写入电路和所述读取电路位于中心区域，其中一个所述数据处理电路中的所述第一存储组和所述第二存储组位于所述中心区域的一侧，另一个所述数据处理电路中的所述第一存储组和所述第二存储组位于所述中心区域的另一侧。
[0030]第三方面，本申请实施例提供一种存储器，包括：第二方面的存储器。
[0031]本申请实施例所提供了一种数据处理电路及设备，其中，数据处理电路包括：第一存储组和第二存储组；写入电路，包括一个写入输入缓存电路，通过所述写入输入缓存电路从写入总线接收存储数据，通过第一读写总线向所述第一存储组写入所述存储数据，通过第二读写总线向所述第二存储组写入所述存储数据；读取电路，包括一个读取输出缓存电路，通过所述第一读写总线从所述第一存储组读取所述存储数据，通过所述第二读写总线
从所述第二存储组读取所述存储数据，通过所述读取输出缓存电路向读取总线发送所述存储数据。本申请实施例的每个写入电路中包括一个写入输入缓存电路，每个读取电路中包括一个读取输出缓存电路，由于写入电路和读取电路位于中心区域，从而可以减小中心区域的电路尺寸。
附图说明
[0032]为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对本申请实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。
[0033]图1示例性示出了现有技术中的一种存储器DDR DRAM的结构示意图；
[0034]图2、图3示例性示出了本申请实施例提供的两种数据处理电路的结构示意图；
[0035]图4示例性示出了本申请实施例提供的第一读写总线、第二读写总线的排列示意图；
[0036]图5、图6示例性示出了本申请实施例提供的两种数据处理电路的结构示意图；
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【技术保护点】

【技术特征摘要】
1.一种数据处理电路，其特征在于，包括：第一存储组和第二存储组；写入电路，包括一个写入输入缓存电路，通过所述写入输入缓存电路从写入总线接收存储数据，通过第一读写总线向所述第一存储组写入所述存储数据，通过第二读写总线向所述第二存储组写入所述存储数据；读取电路，包括一个读取输出缓存电路，通过所述第一读写总线从所述第一存储组读取所述存储数据，通过所述第二读写总线从所述第二存储组读取所述存储数据，通过所述读取输出缓存电路向读取总线发送所述存储数据。2.根据权利要求1所述的数据处理电路，其特征在于，所述写入电路还包括：写入控制电路，分别与所述写入输入缓存电路、第一写入输出缓存电路、第二写入输出缓存电路连接，将所述写入输入缓存电路发送的所述存储数据发送给所述第一写入输出缓存电路或所述第二写入输出缓存电路；第一写入输出缓存电路，与所述第一存储组连接，将所述写入控制电路发送的所述存储数据发送给所述第一存储组；第二写入输出缓存电路，与所述第二存储组连接，将所述写入控制电路发送的所述存储数据发送给所述第二存储组。3.根据权利要求2所述的数据处理电路，其特征在于，所述写入输入缓存电路通过第一控制信号接收所述存储数据，所述第一控制信号的频率与写入所述存储数据的时钟频率相同。4.根据权利要求3所述的数据处理电路，其特征在于，所述第一写入输出缓存电路通过第二控制信号将所述存储数据写入所述第一存储组中，所述第二写入输出缓存电路通过第三控制信号将所述存储数据写入所述第二存储组中，所述第二控制信号的频率与所述第三控制信号的频率为所述第一控制信号的频率的一半，所述第二控制信号的下降沿和所述第三控制信号的下降沿交替出现。5.根据权利要求1至4任一项所述的数据处理电路，其特征在于，所述读取电路包括：第一读取输入缓存电路，与所述第一存储组连接，从所述第一存储组读取所述存储数据；第二读取输入缓存电路，与所述第二存储组连接，从所述第二存储组读取所述存储数据；读取控制电路，分别与所述第一读取输入缓存电路、所述第二读取输入缓存电路连接，将所述第一读取输入缓存电路或所述第二读取输入缓存电路发送的所述存储数据发送给所述读取输出缓存电路。6.根据权利要求5所述的数据处理电路，其特征在于，所述第一读取输入缓存电路通过第四控制信号读取所述存储数据...

【专利技术属性】
技术研发人员：黄泽群，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：