MOS电容及其制造方法技术

本发明专利技术提供了一种MOS电容及其制造方法。所述MOS电容包括衬底和栅结构，所述衬底包括单晶半导体层和凸起结构。由单晶半导体材料组成的所述凸起结构设置于所述单晶半导体层的顶面，所述栅结构覆盖所述凸起结构的顶面以及相对且沿第一方向延伸的两侧面，能够通过增加电荷分布表面的面积来提升调制能力；所述栅结构包括顺次堆叠的若干多晶掺杂半导体层，容易控制各层所述多晶掺杂半导体层的晶粒大小，避免因晶粒过大引起多晶结构边界的粗糙度增加，以利于降低光损耗。以利于降低光损耗。以利于降低光损耗。

【技术实现步骤摘要】
MOS电容及其制造方法


[0001]本专利技术涉及半导体加工
，尤其涉及MOS电容及其制造方法。

技术介绍

[0002]硅光器件中的MOS电容结合了CMOS器件结构、工艺和特性，是实现对传输光信号调制的重要组成部分。MOS电容的调制能力与载流子浓度的变化有关，需要将电容值做大，来增强其电容调制能力。
[0003]现有技术中的MOS电容一般采用掺杂的多晶硅作为栅电极，其电荷分布主要在多晶硅靠近栅介质和单晶硅靠近栅介质部分，为了提供大量的载流子，需要提高作为栅电极的多晶硅的掺杂浓度。然而为了激活掺杂的高温退火容易造成晶粒过大，引起多晶结构边界的粗糙度增加，导致严重光损耗。
[0004]因此，有必要开发新型的MOS电容及其制造方法以解决现有技术存在的上述问题。

技术实现思路

[0005]本专利技术的目的在于提供一种新型的MOS电容及其制造方法，以利于降低光损耗并提升调制能力。
[0006]为实现上述目的，本专利技术的所述MOS电容包括：
[0007]衬底，包括单晶半导体层，及由单晶半导体材料组成并设置于所述单晶半导体层的顶面的凸起结构；
[0008]栅结构，覆盖所述凸起结构的顶面以及相对且沿第一方向延伸的两侧面，以及覆盖所述单晶半导体层的部分顶面；
[0009]所述栅结构包括顺次堆叠的若干多晶掺杂半导体层。
[0010]本专利技术的MOS电容的有益效果在于：由单晶半导体材料组成的所述凸起结构设置于所述单晶半导体层的顶面，所述栅结构覆盖所述凸起结构的顶面以及相对且沿第一方向延伸的两侧面，能够通过增加电荷分布表面的面积来提升调制能力；所述栅结构包括顺次堆叠的若干多晶掺杂半导体层，容易控制各层所述多晶掺杂半导体层的晶粒大小，避免因晶粒过大引起多晶结构边界的粗糙度增加，以利于降低光损耗。
[0011]优选的，所述凸起结构的数目至少为2并沿第二方向排布，所述第二方向与所述第一方向位于同一水平面且相互垂直。
[0012]优选的，所述MOS电容还包括位于相邻所述多晶掺杂半导体层之间的层间栅介质层。
[0013]优选的，所述MOS电容还包括覆盖所述单晶半导体层露出表面、所述栅结构的顶面以及相对且沿第二方向延伸的两侧面的介质层，所述第二方向与所述第一方向位于同一水平面且相互垂直。
[0014]优选的，所述MOS电容还包括贯穿所述介质层并与所述单晶半导体层相接触，且沿所述第一方向排布的若干源漏接触结构。
[0015]本专利技术的MOS电容的制造方法包括：
[0016]S0：提供包括单晶半导体层的原始衬底；
[0017]S1：使用外延工艺在所述原始衬底顶面形成由单晶半导体材料组成的凸起结构，得到衬底；
[0018]S2：使用栅介质沉积形成覆盖所述凸起结构顶面和相对且沿第一方向延伸的两侧面的栅介质层，并使所述栅介质层还覆盖所述单晶半导体层的部分顶面；
[0019]S3：使用多晶半导体材料沉积形成堆叠于所述栅介质层的多晶半导体层，对所述多晶半导体层顺次进行掺杂工艺和退火工艺，形成多晶掺杂半导体层；
[0020]重复执行所述步骤S3直至形成顺次堆叠于所述栅介质层的若干多晶掺杂半导体层，得到栅结构。
[0021]本专利技术所述MOS电容制造方法的有益效果在于：通过所述步骤S1使用外延工艺在所述原始衬底顶面形成由单晶半导体材料组成的凸起结构，再通过所述步骤S2使用栅介质沉积形成覆盖所述凸起结构顶面和相对且沿第一方向延伸的两侧面的栅介质层，能够通过增加电荷分布表面的面积来提升调制能力；通过重复执行所述步骤S3直至形成顺次堆叠于所述栅介质层的若干多晶掺杂半导体层，容易控制各层所述多晶掺杂半导体层的晶粒大小，避免因晶粒过大引起多晶结构边界的粗糙度增加，以利于降低光损耗。
[0022]优选的，所述步骤S1中，使用外延工艺在所述衬底顶面形成由单晶半导体材料组成的凸起结构的步骤包括：使用掩膜材料沉积形成覆盖所述单晶半导体层顶面的掩膜层；去除部分所述掩膜层，或者去除部分所述掩膜层和部分所述单晶半导体层，形成沿与所述第一方向位于同一水平面且相互垂直的第二方向排布的至少2个沟槽结构；使用所述单晶半导体材料通过所述外延工艺填充所述至少2个沟槽结构后，去除剩余的所述掩膜层，得到设置于所述单晶半导体层顶面的所述凸起结构。
[0023]优选的，所述步骤S3中，对所述多晶半导体层顺次进行掺杂工艺和退火工艺的步骤结束后，还使用层间介质材料沉积形成堆叠于所述多晶掺杂半导体层的层间栅介质层；重复执行所述步骤S3直至形成顺次堆叠于所述栅介质层的若干多晶掺杂半导体层，以及位于相邻所述多晶掺杂半导体层之间的至少一层所述层间栅介质层。
[0024]优选的，重复执行所述步骤S3直至得到顺次堆叠的若干多晶掺杂半导体层的步骤结束后，执行步骤S4：自所述若干多晶掺杂半导体层的顶面起沿朝向所述单晶半导体层的方向去除部分所述栅结构，使所述栅介质层覆盖所述单晶半导体层沿所述第一方向的部分顶面。
[0025]优选的，所述步骤S4执行完毕后，执行步骤S5：使用介质材料沉积形成覆盖所述单晶半导体层露出表面、所述栅结构的顶面以及相对且沿第二方向延伸的两侧面的介质层，所述第二方向与所述第一方向位于同一水平面且相互垂直；自所述介质层顶面起去除部分所述介质层形成沿所述第一方向排布的若干源漏接触孔并使所述单晶半导体层的部分顶面露出；使用导电材料沉积填充所述若干源漏接触孔。
附图说明
[0026]图1为本专利技术实施例的一种MOS电容的俯视图；
[0027]图2为图1所示结构沿B
‑
B方向的剖视图；
[0028]图3为图1所示结构的右视图；
[0029]图4为本专利技术实施例的另一种MOS电容的结构示意图；
[0030]图5为本专利技术的沉积有掩膜层的原始衬底的结构示意图；
[0031]图6为在图5所示结构基础上去除部分掩膜层后所得结构的示意图；
[0032]图7为在图6所示结构基础上填充沟槽结构并去除剩余掩膜层后所得结构的示意图；
[0033]图8为在图7所示结构基础上沉积栅介质层后所得结构的示意图；
[0034]图9为在图8所示结构基础上沉积多晶掺杂半导体层后所得结构的示意图；
[0035]图10为在图9所示结构基础上沉积若干多晶掺杂半导体层后所得结构的示意图；
[0036]图11为在图9所示结构基础上去除部分所述栅结构后所得结构的右视图；
[0037]图12为在图9所示结构基础上沉积介质材料后所得结构的示意图；
[0038]图13为在图9所示结构基础上沉积介质材料后所得结构的右视图。
具体实施方式
[0039]为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种MOS电容，其特征在于，包括：衬底，包括单晶半导体层，以及由单晶半导体材料组成并设置于所述单晶半导体层的顶面的凸起结构；栅结构，覆盖所述凸起结构的顶面以及相对且沿第一方向延伸的两侧面，以及覆盖所述单晶半导体层的部分顶面；所述栅结构包括顺次堆叠的若干多晶掺杂半导体层。2.根据权利要求1所述的MOS电容，其特征在于，所述凸起结构的数目至少为2并沿第二方向排布，所述第二方向与所述第一方向相互垂直。3.根据权利要求1所述的MOS电容，其特征在于，还包括位于相邻所述多晶掺杂半导体层之间的层间栅介质层。4.根据权利要求1所述的MOS电容，其特征在于，还包括覆盖所述单晶半导体层露出表面、所述栅结构的顶面以及相对且沿第二方向延伸的两侧面的介质层，所述第二方向与所述第一方向相互垂直。5.根据权利要求4所述的MOS电容，其特征在于，还包括贯穿所述介质层并与所述单晶半导体层相接触，且沿所述第一方向排布的若干源漏接触结构。6.一种MOS电容的制造方法，其特征在于，包括：S0：提供包括单晶半导体层的原始衬底；S1：使用外延工艺在所述原始衬底顶面形成由单晶半导体材料组成的凸起结构；S2：使用栅介质沉积形成覆盖所述凸起结构顶面和相对且沿第一方向延伸的两侧面的栅介质层，并使所述栅介质层还覆盖所述单晶半导体层的部分顶面；S3：使用多晶半导体材料沉积形成堆叠于所述栅介质层的多晶半导体层，对所述多晶半导体层顺次进行掺杂工艺和退火工艺，形成多晶掺杂半导体层；重复执行所述步骤S3直至形成顺次堆叠于所述栅介质层的若干多晶掺杂半导体层，得到栅结构。7.根据权利要求6所述的MOS电容的制造方法，其特征在于，所述步骤S1中...

【专利技术属性】
技术研发人员：康晓旭，钟晓兰，楚正辉，
申请(专利权)人：上海集成电路装备材料产业创新中心有限公司，
类型：发明
国别省市：