半导体装置及其制造方法制造方法及图纸

提供一种半导体装置及其制造方法。所述半导体装置包括：衬底；设置于所述衬底的多个芯片，每个芯片包括芯片主体和设置于所述芯片主体上的多个端子；设置于所述衬底的多个固定连接部；设置于所述衬底的端子扩展层，所述端子扩展层包括导电材料，其中，所述多个固定连接部分别邻近所述多个芯片设置；所述半导体装置还包括位于所述端子扩展层中的多个扩展走线，所述扩展走线用于电连接所述多个芯片；以及用于电连接两个芯片的扩展走线至少包括第一走线段和第二走线段，所述第一走线段用于电连接一个芯片的端子与该芯片邻近的一个固定连接部，所述第二走线段用于连接两个芯片之间的两个固定连接部。个固定连接部。个固定连接部。

【技术实现步骤摘要】
半导体装置及其制造方法


[0001]本公开涉及集成电路
，尤其涉及一种半导体装置及其制造方法。

技术介绍

[0002]在目前的例如显示装置的半导体装置中，通常需要采用多种不同的集成电路(缩写为IC)，包括但不限于，驱动IC，触控IC以及ROIC等，这些芯片通过COF或COG等不同的方式与显示背板进行连接，这种传统的方式难以实现显示像素单元与不同芯片之间的有机结合，同时也占据了显示背板外的额外空间，难以实现系统的微型化与集成化。另外，受限于PCB及FPC工艺的低精度以及后续的键合工艺精度，封装后的芯片引脚的Pad的尺寸会比较大，从而降低了芯片微型化的可行性。
[0003]在本部分中公开的以上信息仅用于对本公开的专利技术构思的背景的理解，因此，以上信息可包含不构成现有技术的信息。

技术实现思路

[0004]为了解决上述问题的至少一个方面，本公开实施例提供一种半导体装置及其制造方法。
[0005]在一个方面，提供一种半导体装置，所述半导体装置包括：衬底；设置于所述衬底的芯片，所述芯片包括芯片主体和设置于所述芯片主体上的多个端子；设置于所述衬底的端子扩展层，所述端子扩展层包括导电材料，其中，所述端子扩展层和至少一个端子位于所述芯片主体的同一侧，所述半导体装置还包括位于所述端子扩展层中的多个扩展走线，所述多个扩展走线分别与所述多个端子电连接，用于引出所述多个端子；以及至少一个扩展走线在所述衬底上的正投影完全覆盖与该扩展走线电连接的端子在所述衬底上的正投影。
[0006]根据一些示例性的实施例，所述半导体装置还包括粘性层，所述粘性层设置在所述衬底与所述芯片主体之间，用于将所述芯片固定于所述衬底上；以及所述芯片主体包括第一表面，所述第一表面面向或接触所述粘性层，至少一个端子设置在所述芯片主体除该第一表面之外的表面上。
[0007]根据一些示例性的实施例，所述衬底包括第一衬底表面，所述芯片设置在该第一衬底表面上，所述第一衬底表面包括第一衬底边缘；以及至少一个扩展走线在所述衬底上的正投影相对于所述第一衬底边缘倾斜。
[0008]根据一些示例性的实施例，所述芯片主体具有远离所述衬底的第二表面，所述第二表面在所述衬底上的正投影具有规则形状，所述第二表面所述衬底上的正投影包括第一边缘；以及所述第一边缘相对于所述第一衬底边缘倾斜。
[0009]根据一些示例性的实施例，所述至少一个扩展走线在所述衬底上的正投影的延长线与所述第一衬底边缘的延长线之间形成第一夹角，所述第一夹角大于0
°
小于90
°
；和/或，所述第一边缘的延长线与所述第一衬底边缘的延长线之间形成第二夹角，所述第二夹角大于0
°
小于90
°
。
[0010]根据一些示例性的实施例，所述衬底包括第一衬底表面，所述芯片设置在该第一衬底表面上；所述芯片的芯片主体包括第二表面、第一侧表面和第二侧表面，所述第二表面和所述第一表面分别位于所述芯片主体的相对侧，所述第一侧表面和所述第二侧表面分别位于所述芯片主体的侧表面，所述第一侧表面和所述第二侧表面中的每一个均连接所述第一表面与所述第二表面；以及所述第一侧表面和所述第二侧表面中的至少一个相对于所述第一衬底表面倾斜。
[0011]根据一些示例性的实施例，至少一个扩展走线与至少一个端子直接接触，并且所述至少一个扩展走线的一部分与所述第一侧表面和所述第二侧表面中的一个直接接触。
[0012]根据一些示例性的实施例，所述半导体装置还包括设置于所述芯片的一侧且覆盖所述端子的第一平坦化层；以及所述端子扩展层位于所述第一平坦化层远离所述芯片的一侧，所述扩展走线的一端通过贯穿所述第一平坦化层的过孔或凹槽与所述端子电连接。
[0013]根据一些示例性的实施例，所述半导体装置还包括衬垫，所述衬垫位于所述芯片主体靠近所述衬底的一侧，所述衬垫在所述衬底上的正投影与所述芯片主体在所述衬底上的正投影至少部分重叠。
[0014]根据一些示例性的实施例，所述半导体装置还包括设置于所述芯片的一侧且覆盖所述端子的第一平坦化层和设置于所述第一平坦化层远离所述衬底一侧的第二平坦化层；所述半导体装置还包括第一走线，所述第一走线位于重布线层中；以及所述重布线层位于所述第二平坦化层远离所述芯片的一侧，所述第一走线的一端通过贯穿所述第一平坦化层和所述第二平坦化层两者的过孔或凹槽与所述扩展走线电连接。
[0015]根据一些示例性的实施例，所述半导体装置还包括功能器件，所述功能器件与所述芯片的至少一个端子电连接；以及所述功能器件与所述芯片位于不同的层。
[0016]根据一些示例性的实施例，所述半导体装置包括多个重复单元，多个重复单元沿第一方向和第二方向成阵列地布置在所述衬底上；每个重复单元包括多个所述芯片，位于每个重复单元内的多个芯片沿第一方向和第二方向成阵列地布置在所述衬底上，或者，位于每个重复单元内的多个芯片中的至少一部分沿第一方向和第二方向成阵列地布置在所述衬底上；以及在所述多个重复单元中的至少两个中，一个重复单元中的至少一个芯片在该重复单元中的相对位置与另一个重复单元中的对应芯片在该另一个重复单元中的相对位置不相同；和/或，在所述多个重复单元中的至少两个中，一个重复单元中的至少一个芯片在该重复单元中的朝向与另一个重复单元中的对应芯片在该另一个重复单元中的朝向不相同。
[0017]根据一些示例性的实施例，在所述多个重复单元中的至少两个中，用于引出一个重复单元中的至少一个芯片的至少一个端子的扩展走线的长度与用于引出另一个重复单元中的对应芯片的对应端子的扩展走线的长度不相等；和/或，在所述多个重复单元中的至少两个中，用于引出一个重复单元中的至少一个芯片的至少一个端子的扩展走线的延伸方向与用于引出另一个重复单元中的对应芯片的对应端子的扩展走线的延伸方向不相同。
[0018]根据一些示例性的实施例，对于位于沿所述第一方向或所述第二方向的同一排的两个芯片，每一个芯片的芯片主体具有远离所述衬底的第二表面，所述第二表面在所述衬底上的正投影具有规则形状，所述两个芯片的芯片主体的第二表面在所述衬底上的正投影的几何中心之间的连线与所述第一方向或所述第二方向之间形成第三夹角，所述第三夹角
大于0
°
小于90
°
。
[0019]根据一些示例性的实施例，所述芯片包括的多个端子均位于该芯片的芯片主体的第二表面上；或者，所述芯片包括的多个端子分别位于该芯片的芯片主体的第一侧表面和第二侧表面上；或者，所述芯片包括的多个端子分别位于该芯片的芯片主体的第一表面和第二表面上。
[0020]根据一些示例性的实施例，其特征在于，所述芯片包括第一芯片和第二芯片，所述第一芯片包括至少两个第一端子，所述第二芯片包括至少两个第二端子；其中，所述第一芯片和所述第二芯片被配置为实现不同的功能，所述第一芯片包括发光芯片和传感芯片中的至少一种，所述第二芯片包括传感芯片和控制芯片中的至少一种；以及所述至少一个扩展走线的一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，其特征在于，所述半导体装置包括：衬底；设置于所述衬底的多个芯片，每个芯片包括芯片主体和设置于所述芯片主体上的多个端子；设置于所述衬底的多个固定连接部；设置于所述衬底的端子扩展层，所述端子扩展层包括导电材料，其中，所述多个固定连接部分别邻近所述多个芯片设置；所述半导体装置还包括位于所述端子扩展层中的多个扩展走线，所述扩展走线用于电连接所述多个芯片；以及用于电连接两个芯片的扩展走线至少包括第一走线段和第二走线段，所述第一走线段用于电连接一个芯片的端子与该芯片邻近的一个固定连接部，所述第二走线段用于连接两个芯片之间的两个固定连接部。2.根据权利要求1所述的半导体装置，其特征在于，至少一个第二走线段沿第一方向延伸；以及在通过包括沿第一方向延伸的第二走线段的扩展走线电连接的两个芯片中，一个芯片在所述第一方向上的相对位置与另一个芯片在所述第一方向上的相对位置不相同。3.根据权利要求1或2所述的半导体装置，其特征在于，在通过包括至少一个第二走线段的扩展走线电连接的两个芯片中，至少一个芯片相对于所述第二走线段的延长线倾斜。4.根据权利要求3所述的半导体装置，其特征在于，在通过包括至少一个第二走线段的扩展走线电连接的两个芯片中，一个芯片相对于所述第二走线段的延长线的朝向与另一个芯片相对于所述第二走线段的延长线的朝向不相同。5.根据权利要求1、2或4所述的半导体装置，其特征在于，在通过包括至少一个第二走线段的扩展走线电连接的两个芯片中，每一个芯片包括的多个端子至少包括第一端子和第二端子；用于电连接两个芯片的第一端子的扩展走线包括的第二走线段和用于电连接两个芯片的第二端子的扩展走线包括的第二走线段彼此平行，和/或，用于电连接两个芯片的第一端子的扩展走线包括的第二走线段和用于电连接两个芯片的第二端子的扩展走线包括的第二走线段的长度基本相等。6.根据权利要求1、2或4所述的半导体装置，其特征在于，至少一个第一走线段和与它相邻且电连接的第二走线段之间具有夹角，所述夹角大于0
°
小于180
°
。7.根据权利要求6所述的半导体装置，其特征在于，在与同一个第二走线段相邻且电连接的两个第一走线段中，一个第一走线段和与它相邻且电连接的第二走线段之间的夹角不同于另一个第一走线段和与它相邻且电连接的第二走线段之间的夹角。8.根据权利要求6所述的半导体装置，其特征在于，在与同一个芯片的第一端子和第二端子电连接的两个第一走线段中，一个第一走线段和与它相邻且电连接的第二走线段之间的夹角不同于另一个第一走线段和与它相邻且电连接的第二走线...

【专利技术属性】
技术研发人员：张晨阳，李付强，董学，王美丽，梁轩，王飞，王明星，曹占锋，韩艳玲，赵欣欣，
申请(专利权)人：京东方科技集团股份有限公司，
类型：发明
国别省市：