半导体器件和包括其的数据存储系统技术方案

提供半导体器件和包括该半导体器件的数据存储系统。所述半导体器件包括：第一半导体结构，所述第一半导体结构包括第一衬底、位于所述第一衬底上的电路器件、位于所述电路器件上的下互连结构和电连接到所述下互连结构的下接合结构；以及第二半导体结构，所述第二半导体结构设置在所述第一半导体结构上，并且包括第二衬底、在与所述第二衬底的下表面垂直的第一方向上堆叠并彼此间隔开的栅电极、穿过所述栅电极并在所述第一方向上延伸的沟道结构以及电连接到所述栅电极和所述沟道结构并接合到所述下接合结构的上接合结构。所述第二半导体结构还包括连接到所述第二衬底的上部的第一通路、与所述第一通路和所述第二衬底间隔开的第二通路以及接触插塞。开的第二通路以及接触插塞。开的第二通路以及接触插塞。

【技术实现步骤摘要】
半导体器件和包括其的数据存储系统
[0001]相关申请的交叉引用
[0002]本申请要求于2021年3月5日在韩国知识产权局提交的韩国专利申请No.10
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2021
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0029378的优先权的权益，该韩国专利申请的公开内容通过引用整体合并于此。


[0003]本公开的示例实施例涉及半导体器件和包括该半导体器件的数据存储系统。

技术介绍

[0004]在需要数据存储的电子系统中，需要用于存储大容量数据的半导体器件。因此，已经研究了增加半导体器件的数据存储容量的方法。例如，作为增加半导体器件的数据存储容量的一种方法，已经提出了包括三维布置的存储单元而不是二维布置的存储单元的半导体器件。

技术实现思路

[0005]本公开的示例实施例提供了可以改善可靠性和/或生产率/生产良率的半导体器件。
[0006]本公开的示例实施例提供了包括可以改善可靠性和/或生产率/生产良率的半导体器件的数据存储系统。
[0007]根据本公开的示例实施例，一种半导体器件包括：第一半导体结构，所述第一半导体结构包括第一衬底、位于所述第一衬底上的电路器件、位于所述电路器件上的下互连结构和电连接到所述下互连结构的下接合结构；以及第二半导体结构，所述第二半导体结构设置在所述第一半导体结构上，并且包括第二衬底、在与所述第二衬底的下表面垂直的第一方向上堆叠并彼此间隔开的栅电极、穿过所述栅电极并在所述第一方向上延伸的沟道结构以及电连接到所述栅电极和所述沟道结构并接合到所述下接合结构的上接合结构。每个所述沟道结构包括沟道层。所述第二半导体结构还包括连接到所述第二衬底的上部的第一通路、与所述第一通路间隔开并与所述第二衬底间隔开的第二通路以及在所述第二衬底的外侧区域中与所述第二通路直接接触的接触插塞。
[0008]根据本公开的示例实施例，一种半导体器件包括：第一衬底；电路器件，所述电路器件位于所述第一衬底上；下互连结构，所述下互连结构电连接到所述电路器件；下接合结构，所述下接合结构电连接到所述下互连结构；上接合结构，所述上接合结构与所述下接合结构接触；上互连结构，所述上互连结构电连接到所述上接合结构；第二衬底，所述第二衬底位于所述上互连结构上；栅电极，所述栅电极位于所述上互连结构和所述第二衬底之间。所述栅电极堆叠并且彼此间隔开。所述半导体器件还包括穿过所述栅电极的沟道结构。每个所述沟道结构包括沟道层。所述半导体器件还包括在所述栅电极的外侧区域和所述第二衬底的外侧区域中在与所述第一衬底的上表面垂直的垂直方向上延伸的接触插塞。所述接触插塞的上端的宽度小于所述接触插塞的下端的宽度。所述半导体器件还包括着陆通路，
所述着陆通路的下端与所述接触插塞的上端直接接触，并且所述着陆通路的上端位于比所述第二衬底的上表面的水平高度高的水平高度。所述着陆通路与所述第二衬底间隔开。
[0009]根据本公开的示例实施例，一种数据存储系统包括半导体器件和控制器，所述半导体器件包括：第一衬底；电路器件，所述电路器件设置在所述第一衬底上；下互连结构，所述下互连结构电连接到所述电路器件；下接合结构，所述下接合结构电连接到所述下互连结构；上接合结构，所述上接合结构与所述下接合结构接触；上互连结构，所述上互连结构电连接到所述上接合结构；第二衬底，所述第二衬底位于所述上互连结构上；栅电极，所述栅电极位于所述上互连结构和所述第二衬底之间并且堆叠并彼此间隔开；沟道结构，所述沟道结构穿过所述栅电极并且均包括沟道层；接触插塞，所述接触插塞在所述栅电极的外侧区域和所述第二衬底的外侧区域中在与所述第一衬底的上表面垂直的垂直方向上延伸，并且所述接触插塞的上端的宽度小于所述接触插塞的下端的宽度；着陆通路，所述着陆通路的下端与所述接触插塞的上端直接接触，所述着陆通路的上端位于比所述第二衬底的上表面的水平高度高的水平高度，并且所述着陆通路与所述第二衬底间隔开；以及输入/输出焊盘，所述输入/输出焊盘与所述着陆通路接触并且通过所述接触插塞电连接到所述电路器件，所述控制器通过所述输入/输出焊盘电连接到所述半导体存储器件。所述控制器被配置为控制所述半导体存储器件。
附图说明
[0010]根据以下结合附图进行的详细描述，将更清楚地理解本公开的以上以及其他方面、特征和优点，在附图中：
[0011]图1是示出了根据本公开的示例实施例的半导体器件的分解透视图；
[0012]图2是示出了根据本公开的示例实施例的半导体器件的截面图；
[0013]图3是示出了根据本公开的示例实施例的半导体器件的一部分的放大图；
[0014]图4是示出了根据本公开的示例实施例的半导体器件的一部分的放大图；
[0015]图5是示出了根据本公开的示例实施例的半导体器件的一部分的放大图；
[0016]图6是示出了根据本公开的示例实施例的半导体器件的一部分的放大图；
[0017]图7是示出了根据本公开的示例实施例的半导体器件的一部分的放大图；
[0018]图8是示出了根据本公开的示例实施例的半导体器件的一部分的放大图；
[0019]图9至图15是示出了根据本公开的示例实施例的制造半导体器件的方法的截面图；
[0020]图16是示出了根据本公开的示例实施例的包括半导体器件的数据存储系统的视图；
[0021]图17是示出了根据本公开的示例实施例的包括半导体器件的数据存储系统的透视图；
[0022]图18是示出了根据本公开的示例实施例的半导体封装件的截面图。
具体实施方式
[0023]在下文中，将参照附图如下描述本公开的示例实施例。
[0024]图1是示出了根据示例实施例的半导体器件的分解透视图。
[0025]参照图1，根据示例实施例的半导体器件100可以包括在垂直方向上堆叠的外围电路区域PERI和存储单元区域CELL。外围电路区域PERI和存储单元区域CELL可以彼此接合和/或组合。存储单元区域CELL可以包括存储单元阵列区域MCA、与存储单元阵列区域MCA相邻的阶梯区域SA和位于以上元件外侧的外侧区域OA。诸如输入/输出焊盘的导电焊盘270可以设置在外侧区域OA中。多个存储单元阵列区域MCA可以设置在存储单元区域CELL中。
[0026]外围电路区域PERI可以包括行译码器DEC、页面缓冲器PB和其他外围电路PC。在外围电路区域PERI中，行译码器DEC可以通过对输入地址进行译码来生成字线的驱动信号，并且可以传输信号。页面缓冲器PB可以经由位线连接到存储单元阵列区域MCA，并且可以读取存储在存储单元中的数据。其他外围电路PC可以是包括控制逻辑和电压发生器的区域，并且可以包括例如锁存电路、高速缓存电路和/或读出放大器。外围电路区域PERI还可以包括单独的焊盘区域。在这种情况下，焊盘区域可以包括静电放电(ESD)器件或数据输入/输出电路。焊盘区域中的ESD器件或数据输入/输出电路可以电连接到外侧区域OA中的导电焊盘270。外围电路区域PERI中的各种电路区域DE本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，所述半导体器件包括：第一半导体结构，所述第一半导体结构包括第一衬底、位于所述第一衬底上的电路器件、位于所述电路器件上的下互连结构和电连接到所述下互连结构的下接合结构；以及第二半导体结构，所述第二半导体结构设置在所述第一半导体结构上，并且包括第二衬底、在与所述第二衬底的下表面垂直的第一方向上堆叠并彼此间隔开的栅电极、穿过所述栅电极并在所述第一方向上延伸的沟道结构以及电连接到所述栅电极和所述沟道结构并接合到所述下接合结构的上接合结构，其中，所述第二半导体结构还包括连接到所述第二衬底的上部的第一通路、与所述第一通路间隔开并与所述第二衬底间隔开的第二通路以及在所述第二衬底的外侧区域中与所述第二通路直接接触的接触插塞。2.根据权利要求1所述的半导体器件，其中，所述第二通路的靠近所述第二衬底的下部的宽度大于所述第二通路的上部的宽度，并且其中，所述接触插塞与所述第二通路的所述下部直接接触。3.根据权利要求2所述的半导体器件，其中，所述第二半导体结构还包括与所述第二通路的所述上部直接接触的导电焊盘。4.根据权利要求1所述的半导体器件，其中，所述接触插塞通过所述上接合结构、所述下接合结构和所述下互连结构电连接到所述电路器件。5.根据权利要求1所述的半导体器件，其中，所述第一通路和所述第二通路包括相同的材料。6.根据权利要求5所述的半导体器件，其中，所述第一通路、所述第二通路和所述第二衬底包括包含相同导电性的杂质的半导体材料。7.根据权利要求5所述的半导体器件，其中，所述第二衬底包括半导体材料，并且其中，所述第一通路和所述第二通路包括金属材料。8.根据权利要求1所述的半导体器件，其中，所述第二半导体结构还包括分别连接到所述栅电极的栅极接触和分别连接到所述沟道结构的沟道接触，并且其中，所述栅极接触和所述沟道接触电连接到所述上接合结构。9.根据权利要求1所述的半导体器件，其中，所述沟道结构包括沟道层和栅极电介质层，所述栅极电介质层位于所述沟道层和所述栅电极之间以及所述沟道层和所述第二衬底之间，其中，所述第二半导体结构还包括位于所述第二衬底和所述栅电极之间的水平导电层，并且其中，所述水平导电层穿过所述栅极电介质层，并且与所述沟道层直接接触。10.一种半导体器件，所述半导体器件包括：第一衬底；电路器件，所述电路器件位于所述第一衬底上；下互连结构，所述下互连结构电连接到所述电路器件；下接合结构，所述下接合结构电连接到所述下互连结构；
上接合结构，所述上接合结构与所述下接合结构接触；上互连结构，所述上互连结构电连接到所述上接合结构；第二衬底，所述第二衬底位于所述上互连结构上；栅电极，所述栅电极位于所述上互连结构和所述第二衬底之间，其中，所述栅电极堆叠并且彼此间隔开；沟道结构，所述沟道结构穿过所述栅电极，其中，每个所述沟道结构包括沟道层；接触插塞，所述接触插塞在所述栅电极的外侧区域和所述第二衬底的外侧区域中在与所述第一衬底的上表面垂直的垂直方向上延伸，其中，所述接触插塞的上端的宽度小于所述接触插塞的下端的宽度；以及着陆通路，所述着陆通路的下端与所述接触插塞的上端直接接触，并且所述着陆通路的上端位于比所述第二衬底的上表面的水平高度高的水平高度，其中，所述着陆通路与所述第二衬底间隔开。11.根据权利...

【专利技术属性】
技术研发人员：崔茂林，成政泰，崔峻荣，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：