半导体器件及其制备方法和存储系统技术方案

本发明专利技术提供了一种半导体器件及其制备方法和存储系统，半导体器件包括存储阵列芯片，存储阵列芯片包括堆叠结构、存储沟道结构、共源极层和介质层，其中，堆叠结构具有第一表面，存储沟道结构沿第一方向贯穿堆叠结构，第一方向为堆叠结构的厚度方向，共源极层设置于第一表面的上方，且与存储沟道结构连接，介质层设置于第一表面的上方，且与共源极层在第二方向上相邻设置，第二方向垂直于第一方向，介质层的顶面与共源极层的顶面平齐，或，介质层的顶面高于共源极层的顶面，本发明专利技术实施例通过以介质层作为研磨共源极层时的研磨停止层，可以有效地控制研磨过程的研磨厚度，保证了存储沟道结构不会因为过研磨而被损坏，保证半导体器件的可靠性。的可靠性。的可靠性。

Semiconductor device and its preparation method and storage system

【技术实现步骤摘要】
半导体器件及其制备方法和存储系统


[0001]本专利技术涉及存储器
，尤其涉及一种半导体器件及其制备方法和存储系统。

技术介绍

[0002]随着电子技术的不断发展，3D NAND闪存存储器(3D NAND Flash)已被应用于越来越多的电子设备中，在制备3D NAND闪存存储器的过程中，需要形成共源极连接结构。
[0003]基于此，在形成共源极连接结构的过程中，如何保证存储器的可靠性，是目前需要解决的问题。

技术实现思路

[0004]为了解决上述问题或其他问题，本专利技术提供了以下技术方案。
[0005]第一方面，本专利技术提供了一种半导体器件，所述半导体器件包括存储阵列芯片，所述存储阵列芯片包括：
[0006]堆叠结构，具有第一表面；
[0007]存储沟道结构，沿第一方向贯穿所述堆叠结构，所述第一方向为所述堆叠结构的厚度方向；
[0008]共源极层，设置于所述第一表面的上方，且与所述存储沟道结构连接；
[0009]介质层，设置于所述第一表面的上方，且与所述共源极层在第二方向上相邻设置，其中，所述第二方向垂直于所述第一方向，所述介质层的顶面与所述共源极层的顶面平齐，或，所述介质层的顶面高于所述共源极层的顶面。
[0010]根据本专利技术一实施例的半导体器件，所述存储沟道结构包括沟道层和功能层，其中，所述沟道层和所述功能层均位于所述堆叠结构中，且所述沟道层沿所述第一方向延伸出所述堆叠结构，所述共源极层与所述沟道层连接。
[0011]根据本专利技术一实施例的半导体器件，所述沟道层沿所述第一方向延伸出所述堆叠结构的部分具有第一高度，所述介质层在所述第一方向上具有第二高度，其中，所述第一高度小于或等于所述第二高度。
[0012]根据本专利技术一实施例的半导体器件，所述半导体器件还包括外围电路芯片，所述外围电路芯片位于所述存储阵列芯片远离所述共源极层的一侧，且所述外围电路芯片与所述存储阵列芯片混合键合并具有键合界面。
[0013]根据本专利技术一实施例的半导体器件，所述半导体器件还包括阻挡结构，所述阻挡结构设置于所述键合界面的外围。
[0014]根据本专利技术一实施例的半导体器件，所述存储阵列芯片还包括第一引出结构和第二引出结构，所述半导体器件还包括第一焊盘和第二焊盘，其中：
[0015]所述第一引出结构设置于所述共源极层上，并与所述第一焊盘电连接；
[0016]所述第二焊盘设置于所述介质层上，并通过所述第二引出结构与所述外围电路芯
片电连接。
[0017]根据本专利技术一实施例的半导体器件，所述第二引出结构包括相连接的贯穿触点以及互连触点，其中，所述贯穿触点与所述第二焊盘电连接，所述互连触点与所述外围电路芯片电连接。
[0018]根据本专利技术一实施例的半导体器件，所述堆叠结构具有在所述第二方向上相邻设置的台阶区和核心区，其中，所述介质层设置于所述台阶区的上方。
[0019]根据本专利技术一实施例的半导体器件，所述半导体器件还包括牺牲层，所述牺牲层设置于所述介质层与所述第一表面之间。
[0020]第二方面，本专利技术提供了一种半导体器件的制备方法，所述制备方法至少包括形成存储阵列芯片的步骤：
[0021]在衬底上形成堆叠结构，所述堆叠结构具有第一表面；
[0022]形成沿第一方向贯穿所述堆叠结构的存储沟道结构，所述第一方向为所述堆叠结构的厚度方向，且所述堆叠结构具有在第二方向上相邻设置的台阶区和核心区，所述第二方向垂直于所述第一方向；
[0023]去除所述衬底，并形成位于所述台阶区的介质层；
[0024]以所述介质层作为研磨停留层，形成位于所述核心区的共源极层，其中，所述共源极层与所述存储沟道结构连接。
[0025]根据本专利技术一实施例的制备方法，所述存储沟道结构包括由外至内设置的功能层和沟道层，且具有沿所述第一方向延伸出所述堆叠结构的端部，在所述去除所述衬底，并形成位于所述台阶区的介质层的步骤之后，还包括：
[0026]刻蚀所述端部的所述功能层，以暴露所述端部的所述沟道层。
[0027]根据本专利技术一实施例的制备方法，所述端部具有第一高度，所述介质层在所述第一方向上具有第二高度，其中，所述第一高度小于或等于所述第二高度。
[0028]根据本专利技术一实施例的制备方法，所述半导体器件还包括外围电路芯片，所述外围电路芯片位于所述存储阵列芯片远离所述共源极层的一侧，所述外围电路芯片与所述存储阵列芯片混合键合并具有键合界面，所述去除所述衬底，并形成位于所述台阶区的介质层的步骤，具体包括：
[0029]去除所述衬底，并在所述台阶区以及所述存储阵列芯片和所述外围电路芯片的侧边沉积氧化物层；
[0030]刻蚀位于所述核心区上方的所述氧化物层，得到位于所述台阶区上方的介质层以及位于所述键合界面的外围的阻挡结构。
[0031]根据本专利技术一实施例的制备方法，所述以所述介质层作为研磨停留层，形成位于所述核心区的共源极层的步骤，具体包括：
[0032]在所述核心区以及所述介质层的上方沉积非晶硅覆盖层；
[0033]以所述介质层为研磨停留层进行化学机械研磨，去除位于所述介质层上方的所述非晶硅覆盖层；
[0034]对位于所述核心区的所述非晶硅覆盖层进行激光退火激活，以形成所述共源极层。
[0035]第三方面，本专利技术提供了一种存储系统，包括：
[0036]如上述任一项所述的半导体器件；以及，
[0037]控制器，与所述半导体器件电连接，用以控制所述半导体器件。
[0038]本专利技术的有益效果为：本专利技术提供了一种半导体器件及其制备方法和存储系统，半导体器件包括存储阵列芯片，存储阵列芯片包括堆叠结构、存储沟道结构、共源极层和介质层，其中，堆叠结构具有第一表面，存储沟道结构沿第一方向贯穿堆叠结构，第一方向为堆叠结构的厚度方向，共源极层设置于第一表面的上方，且与存储沟道结构连接，介质层设置于第一表面的上方，且与共源极层在第二方向上相邻设置，第二方向垂直于第一方向，介质层的顶面与共源极层的顶面平齐，或，介质层的顶面高于共源极层的顶面，本专利技术实施例通过以介质层作为研磨共源极层时的研磨停止层，可以有效地控制研磨过程的研磨厚度，保证了存储沟道结构不会因为过研磨而被损坏，保证半导体器件的可靠性。
附图说明
[0039]为了更清楚地说明本专利技术的技术方案，下面将对根据本专利技术而成的各实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0040]图1是根据本专利技术而成的实施例所提供的半导体器件的剖面结构示意图。
[0041]图2是根据本专利技术而成的实施例所提供的半导体器件的制备方法的流程示意图。
[0042]图3是根据本专利技术而成的实施例所提供的半导体器件的制备方法的进一步流程示意图。
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【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，所述半导体器件包括存储阵列芯片，所述存储阵列芯片包括：堆叠结构，具有第一表面；存储沟道结构，沿第一方向贯穿所述堆叠结构，所述第一方向为所述堆叠结构的厚度方向；共源极层，设置于所述第一表面的上方，且与所述存储沟道结构连接；介质层，设置于所述第一表面的上方，且与所述共源极层在第二方向上相邻设置，其中，所述第二方向垂直于所述第一方向，所述介质层的顶面与所述共源极层的顶面平齐，或，所述介质层的顶面高于所述共源极层的顶面。2.根据权利要求1所述的半导体器件，其特征在于，所述存储沟道结构包括沟道层和功能层，其中，所述沟道层和所述功能层均位于所述堆叠结构中，且所述沟道层沿所述第一方向延伸出所述堆叠结构，所述共源极层与所述沟道层连接。3.根据权利要求2所述的半导体器件，其特征在于，所述沟道层沿所述第一方向延伸出所述堆叠结构的部分具有第一高度，所述介质层在所述第一方向上具有第二高度，其中，所述第一高度小于或等于所述第二高度。4.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括外围电路芯片，所述外围电路芯片位于所述存储阵列芯片远离所述共源极层的一侧，且所述外围电路芯片与所述存储阵列芯片混合键合并具有键合界面。5.根据权利要求4所述的半导体器件，其特征在于，所述半导体器件还包括阻挡结构，所述阻挡结构设置于所述键合界面的外围。6.根据权利要求4所述的半导体器件，其特征在于，所述存储阵列芯片还包括第一引出结构和第二引出结构，所述半导体器件还包括第一焊盘和第二焊盘，其中：所述第一引出结构设置于所述共源极层上，并与所述第一焊盘电连接；所述第二焊盘设置于所述介质层上，并通过所述第二引出结构与所述外围电路芯片电连接。7.根据权利要求6所述的半导体器件，其特征在于，所述第二引出结构包括相连接的贯穿触点以及互连触点，其中，所述贯穿触点与所述第二焊盘电连接，所述互连触点与所述外围电路芯片电连接。8.根据权利要求1所述的半导体器件，其特征在于，所述堆叠结构具有在所述第二方向上相邻设置的台阶区和核心区，其中，所述介质层设置于所述台阶区的上方。9.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括牺牲层，所述牺牲层设置...

【专利技术属性】
技术研发人员：苗利娜，肖亮，王溢欢，李倩，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：