弯曲通道三维垂直存储器结构及其制造方法技术

本公开有关于一种弯曲通道三维垂直存储器结构及其制造方法，该垂直存储器结构包括一叠层的交替的多个绝缘材料层和多个字线材料层，具有穿过交替的多个层的垂直开口。多个绝缘材料层和多个字线材料层之一具有面向开口的多个凹入内表面。第一导电柱和第二导电柱是设置于垂直开口内。数据储存结构是设置于多个字线材料层的多个内表面上，包括多个凹入内表面上。半导体通道层是设置于环绕垂直开口的周边的数据储存结构上，并具有与第一导电柱和第二导电柱接触的第一和第二源极/漏极端子。二导电柱接触的第一和第二源极/漏极端子。二导电柱接触的第一和第二源极/漏极端子。

【技术实现步骤摘要】
弯曲通道三维垂直存储器结构及其制造方法


[0001]本公开涉及高密度存储器装置，且特别涉及其中存储单元的多个平面配置成提供三维3D阵列的弯曲通道三维垂直存储器结构及其制造方法。

技术介绍

[0002]随着集成电路中的装置的关键尺寸缩小到普通存储单元技术的极限，设计者一直在寻找用于叠层存储单元的多个平面以实现更大的储存容量并实现更低的每位成本的技术。举例而言，薄膜晶体管技术可施加至下述电荷捕捉存储器技术中：Lai等人「A Multi
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Layer Stackable Thin
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Film Transistor(TFT)NAND
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Type Flash Memory」(IEEE Int
′
l Electron Devices Meeting，11
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13 Dec.2006)；Jung等人「Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node」 (IEEE Int
′
l Electron Devices Meeting，11
‑
13 Dec.2006)。
[0003]平面NOR闪存为用于高速应用的随机存取存储器，但是受限于密度。三维叠层的NAND闪存相较于平面NOR闪存具有更高的密度，但不是随机存取存储器，并且具有相对较低的工作速度。
[0004]期望提供用于具有更高密度、随机存取和更高操作速度的三维叠层集成电路存储器的技术。

技术实现思路

[0005]本公开提供一种垂直存储器结构，其系可用于实现具有弯曲通道结构的存储单元的高密度3D NOR存储器阵列，此弯曲通道结构可为一凸形通道结构或一凹形通道结构，其系设置于穿过绝缘材料和字线材料的多个交替层的多个列中。
[0006]如本公开所述的垂直存储器结构可包括一叠层的交替的多个绝缘材料层和多个字线材料层，具有穿过其中的垂直开口。多个绝缘材料层和多个字线材料层之一具有面向开口的多个凹入内表面，此多个凹入内表面相对于面向叠层中交替的多个层的邻近者的开口的多个内表面而凹入。第一导电柱系设置于垂直开口的第一侧内和第一侧上。第二导电柱系设置于垂直开口的第二侧内和第二侧上，并与第一导电柱分开。数据储存结构(包括例如电介质电荷捕捉数据储存结构)系设置于多个字线材料层的多个内表面上，包括多个凹入内表面上。半导体通道层系设置于环绕垂直开口的周边的数据储存结构上。半导体通道层具有多个第一和第二源极/漏极端子，其是与垂直开口的第一侧和第二侧上的第一导电柱和第二导电柱接触。
[0007]对于其中绝缘材料层凹入的实施例，形成凸形通道结构，其系以平行于垂直方向的平面中以半径而弯曲环绕多个字线层。对于其中字线材料层凹入的实施例，形成凹形通道结构，其系在多个绝缘材料层之间以平行于垂直方向的平面内的半径而弯曲。
[0008]本公开实施例是叙述垂直开口的周边在叠层中的多个字线材料层的一给定层的
内表面处具有一开口平均半径(在垂直于开口垂直方向的平面上)，第一导电柱和第二导电柱有小于所述给定层的开口平均半径的一半的多个平均半径。同样地，本公开实施例是叙述第一导电柱和第二导电柱具有多个平均半径(在与开口的垂直方向正交的平面中)，其系大于开口平均半径的四分之一、且小于开口平均半径的一半。
[0009]由此，一列的多个存储单元是沿着多个垂直导体来形成，并且可以NOR配置来配置，此列中的每个存储单元是设置在字线材料层和垂直导体的交叉点处，内衬于垂直开口的壁的通道材料薄膜层是与垂直导体接触。
[0010]本公开叙述一种制造垂直存储器结构的方法。其系可例如包括形成一叠层的交替的多个绝缘材料层和多个字线材料层，具有穿过交替的多个层的一垂直开口。包括使多个绝缘材料层和多个字线材料层之一凹入以形成面对开口的多个凹入内表面的步骤，其中多个凹入内表面相对于面对叠层中交替的多个层的邻近者的开口的多个内表面而凹入。叙述形成数据储存结构的步骤，数据储存结构包括例如内衬于多个字线材料层的多个内表面上的介电电荷捕捉层。还包括在环绕垂直开口的周边的数据储存结构上形成半导体通道层的步骤。制造工艺包括在垂直开口内形成与半导体通道层接触的第一导电柱和第二导电柱，以在垂直开口的第一侧和第二侧上形成第一和第二源极/漏极端子。
[0011]本公开实施例是叙述，其中所述形成一叠层的步骤包括：首先形成一叠层的交替的多个绝缘材料层和多个牺牲材料层，并使用字线材料来替换多个牺牲材料层的至少一部分。在这样的实施例中，凹入的步骤可包括在形成数据储存结构之前使多个绝缘材料层和多个牺牲材料层之一凹入，然后使用字线材料来替换多个牺牲材料层的至少一部分。
[0012]通过阅读下述图式和说明书，可看见本公开的其他方面和优点。
附图说明
[0013]图1A为如本公开所述的凹形通道垂直存储器结构的X
‑
Z平面中的横截面。
[0014]图1B为凹形通道垂直存储器结构的X
‑
Y平面中的图1A的线A
‑
A处的横截面。
[0015]图1C为形成存储单元阵列的多个垂直存储器结构的布局图。
[0016]图1D为例如图1A至图1C所示的存储单元阵列的电路图。
[0017]图2至图9是示出可用于制备图1A至图1C的凹形通道、垂直存储器结构的制备工艺中的阶段。
[0018]图10为用于制备工艺的流程图，此制备工艺系类似于图2至图9所示的凹形通道、垂直存储结构。
[0019]图11A为如本公开所述的凸形通道垂直存储器结构在X
‑
Z平面中的横截面。
[0020]图11B为凸形通道垂直存储器结构的X
‑
Y平面中的图11A的线A
‑
A处的截面图。
[0021]图12至图19系绘示出可用于制造图11A至图11B的凸形通道、垂直存储器结构的制备工艺中的阶段。
[0022]图20为用于制造过程的流程图，此制造过程系类似于图12至图19所示的凸形通道、垂直存储结构。
[0023]图21为包括如本公开所述的垂直存储器结构的集成电路存储器的简化框图。
[0024]【符号说明】
[0025]201：芯片
[0026]202：绝缘材料层
[0027]210：绝缘材料层
[0028]211～218：牺牲材料层
[0029]240：垂直开口
[0030]301：凹部
[0031]302：凹入内表面
[0032]401：薄膜通道层
[0033]402：箭头
[0034]503：绝缘材料层
[0035]504：表面
...

【技术保护点】

【技术特征摘要】
1.一种垂直存储器结构，包括：一叠层的交替的多个绝缘材料层和多个字线材料层，具有穿过交替的该多个层的一垂直开口，该多个绝缘材料层和该多个字线材料层之一具有面向该开口的多个凹入内表面，该多个凹入内表面相对于面向该叠层中交替的该多个层的邻近者的该开口的多个内表面而凹入；一第一导电柱，位于该垂直开口的一第一侧内和该第一侧上；一第二导电柱，位于该垂直开口的一第二侧内和该第二侧上，并与该第一导电柱分开；一数据储存结构，设置于包括该多个凹入内表面的该多个字线材料层的该多个内表面上；以及一半导体通道层，设置于环绕该垂直开口的一周边的该多个数据储存结构上，并且具有多个第一和第二源极/漏极端子，该多个第一和第二源极/漏极端子是与该垂直开口的该第一侧和该第二侧上的该第一导电柱和该第二导电柱接触。2.根据权利要求1所述的垂直存储器结构，其中该多个凹入内表面为该多个绝缘材料层的多个内表面，该通道层是于该多个字线材料层的多个内表面上凸出。3.根据权利要求2所述的垂直存储器结构，其中该垂直开口的该周边在该叠层中的该多个字线材料层的一给定层的该内表面处具有一开口平均半径，该第一导电柱和该第二导电柱具有小于所述给定层的该开口平均半径的一半的多个平均半径。4.根据权利要求2所述的垂直存储器结构，其中该垂直开口的该周边在该叠层中的该多个字线材料层的一给定层的该内表面处具有一开口平均半径，该第一导电柱和该第二导电柱具有大于所述给定层的该开口平均半径的四分之一的多个平均半径。5.根据权利要求1所述的垂直存储器结构，其中该多个字线材料层、该通道层、该数据储存结构以及该源/漏端子系形成多个存储单元，该多个存储单元系并联连接于该第一导电柱和该第二导电柱之间。6.根据权利要求1所述的垂直存储器结构，其中该多个凹入内表面为该字线材料的多个内表面，该通道层是于该多个字线材料层的多个内表面处凹入。7.根据权利要求6所述的垂直存储器结构，其中该垂直开...

【专利技术属性】
技术研发人员：沈冠源，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：