WAT电性测试版图制造技术

本发明专利技术提供一种WAT电性测试版图包括呈矩阵分布的多个形状相同的有源区图形；横跨有源区图形，且依次交替设置的第一、二器件区图形，第一、二器件区图形的交界线均分其横跨的有源区图形；设于有源区图形上的接触孔图形，且每一列有源区图形上的接触孔图形中两者的相对位置不同；在每列有源区图形中，设于相邻的两个有源区图形及其上接触孔图形的第一焊垫图形；在每行有源区图形中，横跨相邻的两个有源区图形及其上接触孔图形的第二焊垫图形；其中第一、二焊垫图形组成不重叠的且横跨每个有源区图形的测试回路。本发明专利技术版图制得的器件，在测试时通过测试该图形的电阻值，能判断是否存在低压、中压有源区域交界区的NiSi异常，提高了缺陷检测的效率。了缺陷检测的效率。了缺陷检测的效率。

【技术实现步骤摘要】
WAT电性测试版图


[0001]本专利技术涉及半导体
，特别是涉及一种WAT电性测试版图。

技术介绍

[0002]随着时代的发展，芯片已经成为全球生活的“必需品”，随着芯片技术的进步，人们的生活越来越智能化，各项出行越来越方便，每天可获得的信息量也越来越大。
[0003]而高压芯片作为LCD/OLED等显示器的驱动芯片，在芯片大家族中也占据着重要的地位。
[0004]高压芯片中会存在高压器件，与传统MOS器件相比，由于三种器件的栅氧层厚度差异很大，对应制程差异也很大。高压管相对有独立的区域，制程难度还好，而低压管和中压管在一定程度上有互动的区域，则对于两种栅氧制程出现在同一块有源区上后，就会出现一些制程缺陷，影响产品的良率。
[0005]目前比较典型的一种缺陷为低压、中压有源区交界区的氧化物残留，导致NiSi形成缺陷。而这种缺陷目前只能通过缺陷扫描的方式来发现，而缺陷的采样速度有限，缺陷检测的效率较低。
[0006]为解决上述问题，需要一种新型的WAT电性测试版图。

技术实现思路

[0007]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种WAT电性测试版图，用于解决现有技术中低压、中压有源区交界区的氧化物残留，导致NiSi形成缺陷，而这种缺陷目前只能通过缺陷扫描的方式来发现，缺陷检测效率较低的问题。
[0008]为实现上述目的及其他相关目的，本专利技术提供一种WAT电性测试版图包括：
[0009]呈矩阵分布的多个形状相同的有源区图形；r/>[0010]横跨所述有源区图形，且依次交替设置的第一、二器件区图形，所述第一、二器件区图形的交界线均分其横跨的所述有源区图形；
[0011]设于所述有源区图形上的接触孔图形，且每一列所述有源区图形上的所述接触孔图形中两者的相对位置不同；
[0012]在每列所述有源区图形中，设于相邻的两个所述有源区图形及其上所述接触孔图形的第一焊垫图形；
[0013]在每行所述有源区图形中，横跨相邻的两个所述有源区图形及其上所述接触孔图形的第二焊垫图形；
[0014]其中所述第一、二焊垫图形组成不重叠的且横跨每个所述有源区图形的测试回路。
[0015]优选地，所述第一器件区图形为形成低压器件区域的图形。
[0016]优选地，所述第二器件区图形为形成中压器件区域的图形。
[0017]优选地，每个所述有源区图形上均设有两个所述接触图形。
[0018]优选地，每个所述接触孔图形在每列的所述有源区上依次等距分布。
[0019]优选地，所述第一、二焊垫图形均设于相邻的两个所述有源区图形及其相邻的两个所述接触孔图形上，且所述第一、二焊垫图形不共用同一所述接触孔图形。
[0020]优选地，所述第一、二图形组成不重叠的且横跨每个所述有源区图形的S形测试回路。
[0021]优选地，所述S形测试回路的两端均设有设于不与所述第一、二焊垫图形共用同一所述接触孔的第三、四焊垫图形。
[0022]优选地，所述版图均为矩形的形状。
[0023]如上所述，本专利技术的WAT电性测试版图，具有以下有益效果：本专利技术版图制得的器件，在测试时通过测试该图形的电阻值，就能判断晶圆上是否存在低压、中压有源区域交界区的NiSi异常，提高了缺陷检测的效率。
附图说明
[0024]图1显示为本专利技术的电性测试版图示意图；
[0025]图2显示为本专利技术的正常情况下电性测试示意图；
[0026]图3显示为本专利技术的异常情况下电性测试示意图。
具体实施方式
[0027]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0028]请参阅图1，本专利技术提供一种WAT电性测试版图包括：
[0029]呈矩阵分布的多个形状相同的有源区图形01；
[0030]横跨有源区图形01，且依次交替设置的第一、二器件区图形(02、03)，第一、二器件区图形(02、03)的交界线均分其横跨的有源区图形01；
[0031]在本专利技术的实施例中，第一器件区图形02为形成低压器件区域的图形。
[0032]在本专利技术的实施例中，第二器件区图形03为形成中压器件区域的图形。
[0033]也就是说，成矩阵状的有源区图形01被低、中压器件形成区域图形均分，也就是每一块有源区图形01上都是一半低压制程，一半中压制程。
[0034]设于有源区图形01上的接触孔图形，且每一列有源区图形01上的接触孔图形中两者的相对位置不同，从左到右覆盖缺陷会出现的区域；
[0035]在本专利技术的实施例中，每个有源区图形01上均设有两个接触图形。
[0036]在本专利技术的实施例中，每个接触孔图形在每列的有源区上依次等距分布。
[0037]在每列有源区图形01中，设于相邻的两个有源区图形01及其上接触孔图形的第一焊垫图形04；
[0038]在每行有源区图形01中，横跨相邻的两个有源区图形01及其上接触孔图形的第二焊垫图形05；
[0039]其中第一、二焊垫图形(04、05)组成不重叠的且横跨每个有源区图形01的测试回
路，在通过该版图制得半导体器件时，能够得到一个串联的电阻。
[0040]在本专利技术的实施例中，第一、二焊垫图形(04、05)均设于相邻的两个有源区图形01及其相邻的两个接触孔图形上，且第一、二焊垫图形(04、05)不共用同一接触孔图形。
[0041]在本专利技术的实施例中，第一、二图形组成不重叠的且横跨每个有源区图形01的连续的S形测试回路。
[0042]在本专利技术的实施例中，S形测试回路的两端均设有设于不与第一、二焊垫图形(04、05)共用同一接触孔的第三、四焊垫图形(06、07)。
[0043]示例性的，在一种可能的实施方式中，在四行六列的有源区图形01上，相邻的的第一、二器件区图形(02、03)为一组，有源图图形上包含六组第一、二器件区图形(02、03)，则在多列依次设置的第一焊垫图形04分别设于每一列有源区图形01上，第二焊垫图形05用于连接相邻的两列有源区图形，第三、四焊垫图形(06、07)作为S形测试结构的两测试端。
[0044]请参阅图2，其示出了本实施例版图所制得的半导体器件在正常情况下的电性测试，通过测量由第三、四焊垫图形(06、07)制得的焊垫之间的电阻，会得到较小的有源区电阻值，则说明未发生例如NiSi的形成缺陷。
[0045]请参阅图3，其示出了本实施例版图所制得的半导体器件在异常情况下的电性测试，通过测量由第三、四焊垫图形(06、07)制得的焊垫之间的电阻，会得到较大甚至接近断路的有源区电阻值，则说明发生例如NiSi的形成缺陷，导致接触孔与有源区的接触电阻本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种WAT电性测试版图，其特征在于，包括：呈矩阵分布的多个形状相同的有源区图形；横跨所述有源区图形，且依次交替设置的第一、二器件区图形，所述第一、二器件区图形的交界线均分其横跨的所述有源区图形；设于所述有源区图形上的接触孔图形，且每一列所述有源区图形上的所述接触孔图形中两者的相对位置不同；在每列所述有源区图形中，设于相邻的两个所述有源区图形及其上所述接触孔图形的第一焊垫图形；在每行所述有源区图形中，横跨相邻的两个所述有源区图形及其上所述接触孔图形的第二焊垫图形；其中所述第一、二焊垫图形组成不重叠的且横跨每个所述有源区图形的测试回路。2.根据权利要求1所述的WAT电性测试版图，其特征在于：所述第一器件区图形为形成低压器件区域的图形。3.根据权利要求1所述的WAT电性测试版图，其特征在于：所述第二器件区图形为形成中压器件区域的图形。4.根据权...

【专利技术属性】
技术研发人员：夏禹，董颖，何志斌，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：