NRHC-14T抗辐照SRAM存储单元、芯片和模块制造技术

本发明专利技术涉及NRHC

【技术实现步骤摘要】
NRHC
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14T抗辐照SRAM存储单元、芯片和模块


[0001]本专利技术涉及静态随机存储单元
，特别是涉及NRHC
‑
14T抗辐照SRAM存储单元、芯片和模块。

技术介绍

[0002]随着互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，缩写为CMOS)技术不断进步。电子器件的尺寸越来越小，它的集成度越来越高与其工作的太空辐射环境等因素都影响着器件的稳定性。太空中的辐射效应会对正在工作的静态随机存储(Static Random Access Memory，缩写为SRAM)引发单粒子效应(Single Event Effect，缩写为SEE)。单粒子效应会对电子器件造成硬错误与软错误。硬错误的发生会导致器件物理级的损坏，从而导致灾难性的后果；而软错误主要是影响器件的工作状态，使其无法传递正确的信息。由于空间辐射粒子的能量有限，其造成器件发生软错误的几率要远远大于其导致器件发生硬错误的几率。而在软错误中，单粒子翻转(Single Event Upset本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.NRHC
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14T抗辐照SRAM存储单元，其特征在于，其包括：PMOS晶体管P1；PMOS晶体管P2，P2的漏极与P1的栅极电连接，P2的栅极与P1的漏极电连接，P2的源极与P1的源极电连接；PMOS晶体管P3，P3的栅极与P1的栅极、P2的漏极电连接，P3的源极与P1的源极、P2的源极电连接；PMOS晶体管P4，P4的栅极与P2的栅极、P1的漏极电连接，P4的源极与P1的源极、P2的源极、P3的源极电连接；PMOS晶体管P5，P5的源极与P1的漏极电连接，P5的栅极与P3的漏极电连接；PMOS晶体管P6，P6的源极与P2的漏极电连接P6的栅极与P4的漏极电连接，P6的漏极与P5的漏极电连接；PMOS晶体管P7，P7的漏极与P1的漏极电连接，P7的栅极与字线WLB电连接，P7的源极与位线BL电连接；PMOS晶体管P8，P8的漏极与P2的漏极电连接，P8的栅极与字线WLB电连接，P8的源极与位线BLB电连接；NMOS晶体管N1，N1的漏极与P3的漏极、P5的栅极电连接，N1的栅极与P4的漏极、P6的栅极电连接；NMOS晶体管N2，N2的漏极与P4的漏极、P6的栅极、N1的栅极电连接，N2的栅极与N1的漏极、P3的漏极、P5的栅极电连接；NMOS晶体管N3，N3的漏极与N1的源极电连接，N3的栅极与P3的栅极、P1的栅极、P2的漏极电连接，N3的源极与P5的漏极、P6的漏极电连接；NMOS晶体管N4，N4的漏极与N2的源极电连接，N4的栅极与P4的栅极、P2的栅极、P1的漏极、P5的源极电连接，N4的源极与N3的源极、P5的漏极、P6的漏极电连接；NMOS晶体管N5，N5的漏极与N1的漏极电连接，N5的栅极与字线WL电连接，N5的源极与位线BL电连接；NMOS晶体管N6，N6的漏极与N2的漏极电连接，N6的栅极与字线WL电连接，N6的源极与位线BLB电连接；晶体管P1和P2交叉耦合，P1、P2、P3与P4作为上拉管，P5和P6作为下拉管，它们的状态分别由存储节点Q和QN控制，P3和N3、P4和N4分别构成反相器，N1和N2分别插入到两个反相器之间并且交叉耦合，两个主存储节点Q与QN通过N5与N6分别与位线BL和BLB相连，两个冗余存储节点S0与S1通过P7与P8分别与位线BL和BLB相连，N5与N6由字线WL控制，P7与P8由字线WLB控制；VDD与晶体管P1、P2、P3与P4的源极电连接；晶体管N3、N4的源极与P5、P6的漏极接地。2.根据权利要求1所述的NRHC
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14T抗辐照SRAM存储单元，其特征在于，所述晶体管N1～N6以及P1～P8的长均为65nm，其中P1、P2宽为370nm，P5、P6宽为80nm，其余晶体管宽均为140nm。3.根据权利要求2所述的NRHC
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14T抗辐照SRAM存储单元，其特征在于，所述NRHC
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14T抗辐照SRAM存储单元处于保持阶段时，位线BL和BLB预充到高电平，字线WL为低电平，字线WLB为高电平，电路内部保持初始状态。
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【专利技术属性】
技术研发人员：赵强，董汉文，彭春雨，卢文娟，吴秀龙，蔺智挺，陈军宁，
申请(专利权)人：安徽大学，
类型：发明
国别省市：