一种基于8TSRAM的多比特权重量化电路制造技术

本发明专利技术涉及存内计算技术领域，特别是涉及一种基于8T SRAM的多比特权重量化电路，包括矩阵式排列的8T SRAM，各列8T SRAM的读位线共线连接，且各读位线均通过电容连接公共连接端VSS；各8T SRAM均包括6T

【技术实现步骤摘要】
一种基于8T SRAM的多比特权重量化电路


[0001]本专利技术涉及存内计算
，特别是涉及一种基于8T SRAM的多比特权重量化电路。

技术介绍

[0002]通过调研Mahmut E. Sinangil等人所著的一篇JSSC文献
‘
A 7
‑
nm Compute
‑
in
‑
Memory SRAM Macro Supporting Multi
‑
Bit Input, Weight and Output and Achieving 351 TOPS/W and 372.4 GOPS
’
，发现其中对于多比特权重的量化是通过电容完成的，而电容会占据较大的电路面积。

技术实现思路

[0003]本专利技术的目的是提供一种基于8T SRAM的多比特权重量化电路，减少了比特权重的量化占用的电路面积。
[0004]为实现上述目的，本专利技术提供了如下方案：一种基于8T SRAM的多比特权重量化电路，包括矩阵式排列的8T SR本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于8T SRAM的多比特权重量化电路，其特征在于，包括矩阵式排列的8T SRAM，各行8T SRAM的读字线共线连接，各列8T SRAM的读位线共线连接，且各读位线均通过电容连接公共连接端VSS；各8T SRAM均包括6T
‑
SRAM、晶体管N5和晶体管N6；所述6T
‑
SRAM用于写权重和存储权重，晶体管N5的栅极与6T
‑
SRAM中权重存储节点连接，晶体管N5的源极连接公共连接端VSS，晶体管N5的漏极连接晶体管N6源极，晶体管N6的栅极连接读字线，晶体管N6的漏极连接读位线；各个8T SRAM中晶体管N5和晶体管N6的沟道宽度相同，每行8T SRAM中各晶体管N5的沟道宽度不同，每列8T SRAM中各晶体管N5的沟道宽度相同。2.根据权利要求1所述的基于8T SRAM的多比特权重量化电路，其特征在于，所述矩阵式排列的8T SRAM共4列，各列8T SRAM中晶体管N5的沟道宽度分别为W、2*W、4*W和8*W。3.根据权利要求1所述的...

【专利技术属性】
技术研发人员：周玉梅，黎涛，乔树山，尚德龙，
申请(专利权)人：中科南京智能技术研究院，
类型：发明
国别省市：