一种浅沟槽隔离方法以及浅沟槽隔离结构技术

本发明专利技术公开了一种浅沟槽隔离方法以及浅沟槽隔离结构，所述方法包括：提供衬底，所述衬底上形成有存储单元阵列区以及外围电路控制区，所述存储单元阵列区形成有第一浅沟槽，所述外围电路控制区形成有第二浅沟槽；在所述第一浅沟槽内以及所述第二浅沟槽内形成厚度不同的氧化物层，其中，所述第一浅沟槽内的氧化物层厚度小于所述第二浅沟槽内的氧化物层厚度；在所述第二浅沟槽内填充介电层。上述方案，通过在存储单元阵列区以及外围电路控制区的浅沟槽内形成厚度不同的氧化物层，在后续的离子注入过程中，能够有效防止掺杂物进入外围电路控制区，确保了外围电路控制区的特性，从而保证了半导体器件的性能。保证了半导体器件的性能。保证了半导体器件的性能。

【技术实现步骤摘要】
一种浅沟槽隔离方法以及浅沟槽隔离结构


[0001]本专利技术涉及半导体领域，尤其涉及一种浅沟槽隔离方法以及浅沟槽隔离结构。

技术介绍

[0002]在制备半导体器件时，通常会在半导体衬底上形成浅沟槽隔离结构，并在浅沟槽隔离结构中沉积氧化物以起到隔离作用。然而，随着科学技术的不断发展，半导体器件的尺寸也越来越小，在形成浅沟槽隔离之后，在衬底上进行阱区离子注入工艺时，很容易导致掺杂物扩散到其他区域从而影响半导体性能。

技术实现思路

[0003]本申请实施例通过提供一种浅沟槽隔离方法以及浅沟槽隔离结构，解决了现有技术中由于掺杂物扩散影响半导体性能的技术问题。
[0004]第一方面，本说明书实施例提供一种浅沟槽隔离方法，所述方法包括：
[0005]提供衬底，所述衬底上形成有存储单元阵列区以及外围电路控制区，所述存储单元阵列区形成有第一浅沟槽，所述外围电路控制区形成有第二浅沟槽；
[0006]在所述第一浅沟槽内以及所述第二浅沟槽内形成厚度不同的氧化物层，其中，所述第一浅沟槽内的氧化物层厚度小于所述第二浅沟槽内的氧化物层厚度；
[0007]在所述第二浅沟槽内填充介电层。
[0008]可选地，所述在所述第一浅沟槽内以及所述第二浅沟槽内形成厚度不同的氧化物层，包括：
[0009]在所述衬底上沉积第一氧化物层，以在所述第一浅沟槽以及所述第二浅沟槽上形成厚度相同的氧化物层；
[0010]在所述第一氧化物层上沉积第一氮化物层，以使所述第一浅沟槽内部被所述第一氮化物层完全填充；
[0011]去除所述第一浅沟槽内的部分第一氮化物层，以及去除所述第二浅沟槽内的全部第一氮化物层；
[0012]沉积第二氧化物层，以使所述第一浅沟槽内的氧化物层厚度小于所述第二浅沟槽内的氧化物层厚度。
[0013]可选地，所述去除所述第一浅沟槽内的部分第一氮化物层，以及去除所述第二浅沟槽内的全部第一氮化物层，包括：
[0014]通过掩膜遮挡住所述第一浅沟槽表面，去除掉所述第二浅沟槽内的全部第一氮化物层；
[0015]通过掩膜遮挡住所述第二浅沟槽表面，去除掉所述第一浅沟槽内的部分第一氮化物层。
[0016]可选地，所述第一浅沟槽的宽度小于所述第二浅沟槽的宽度，所述第一浅沟槽内形成的第一氮化物层的厚度大于所述第二浅沟槽内形成的第一氮化物层的厚度，所述去除
所述第一浅沟槽内的部分第一氮化物层，以及去除所述第二浅沟槽内的全部第一氮化物层，包括：
[0017]对所述第一氮化物层进行刻蚀，以去除掉目标厚度的第一氧化物层，所述目标厚度为所述第二浅沟槽内形成的第一氮化物层的厚度。
[0018]可选地，所述在所述第二浅沟槽内填充介电层之前，所述方法还包括：在所述氧化物层上方形成第二氮化物层；
[0019]所述在所述第二浅沟槽内填充介电层，包括：在所述第二浅沟槽内的第二氮化物层上填充所述介电层。
[0020]可选地，所述第一氧化物层的厚度范围为1nm～100nm。
[0021]可选地，所述第二氧化物层的厚度范围为1nm～100nm。
[0022]可选地，所述对所述第一氮化物层进行刻蚀，包括：
[0023]采用湿法刻蚀工艺或干法刻蚀工艺对所述第一氮化物层进行刻蚀。
[0024]第二方面，本说明书实施例提供一种浅沟槽隔离结构，所述结构包括：
[0025]衬底，所述衬底包括存储单元阵列区以及外围电路控制区；
[0026]第一浅沟槽，位于所述存储单元阵列区；
[0027]第二浅沟槽，位于所述外围电路控制区，用于隔离所述存储单元阵列区以及外围电路控制区；
[0028]氧化物层，覆盖在所述第一浅沟槽内以及所述第二浅沟槽内，所述第一浅沟槽内的氧化物层厚度小于所述第二浅沟槽内的氧化物层厚度；
[0029]介电层，位于所述第二浅沟槽内。
[0030]可选地，所述第一浅沟槽的宽度小于所述第二浅沟槽的宽度。
[0031]本申请实施例中提供的技术方案，半导体衬底上形成有存储单元阵列区以及外围电路控制器，在存储单元阵列区形成有第一浅沟槽，外围电路控制区形成有第二浅沟槽；在第一浅沟槽内以及第二浅沟槽内形成厚度不同的氧化物层，其中，第一浅沟槽内的氧化物层厚度小于第二浅沟槽内的氧化物厚底；在第二浅沟槽内填充介电层。上述方案，通过在存储单元阵列区以及外围电路控制区的浅沟槽内形成厚度不同的氧化物层，在后续的离子注入过程中，能够有效防止掺杂物进入外围电路控制区，确保了外围电路控制区的特性，从而保证了半导体器件的性能。
附图说明
[0032]为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0033]图1为本说明书实施例提供的衬底剖面示意图；
[0034]图2为本说明书实施例提供的在第一浅沟槽以及第二浅沟槽内形成第一氧化物层的衬底剖面示意图；
[0035]图3为本说明书实施例提供的沉积第一氮化物层的衬底剖面示意图；
[0036]图4为本说明书实施例提供的去除第一氮化物层的衬底剖面示意图；
[0037]图5为本说明书实施例提供的沉积了第二氧化物层的衬底剖面示意图；
[0038]图6为本说明书实施例提供的形成了第二氮化物层的衬底剖面示意图；
[0039]图7为本说明书实施例提供的填充了介电层的衬底剖面示意图；
[0040]图8为采用本说明书实施例提供的方法形成的浅沟槽隔离结构在离子注入时，离子的渗入情况示意图；
[0041]图9为本说明书实施例提供的一种浅沟槽隔离结构的示意图。
具体实施方式
[0042]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0043]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0044]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0045]本说明书实施例提供一种浅沟槽隔离方法，如图1～4所示，为采用本说明书实施例提供的浅沟槽隔离方法形成浅沟槽隔离结构本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种浅沟槽隔离方法，其特征在于，所述方法包括：提供衬底，所述衬底上形成有存储单元阵列区以及外围电路控制区，所述存储单元阵列区形成有第一浅沟槽，所述外围电路控制区形成有第二浅沟槽；在所述第一浅沟槽内以及所述第二浅沟槽内形成厚度不同的氧化物层，其中，所述第一浅沟槽内的氧化物层厚度小于所述第二浅沟槽内的氧化物层厚度；在所述第二浅沟槽内填充介电层。2.根据权利要求1所述的方法，其特征在于，所述在所述第一浅沟槽内以及所述第二浅沟槽内形成厚度不同的氧化物层，包括：在所述衬底上沉积第一氧化物层，以在所述第一浅沟槽以及所述第二浅沟槽上形成厚度相同的氧化物层；在所述第一氧化物层上沉积第一氮化物层，以使所述第一浅沟槽内部被所述第一氮化物层完全填充；去除所述第一浅沟槽内的部分第一氮化物层，以及去除所述第二浅沟槽内的全部第一氮化物层；沉积第二氧化物层，以使所述第一浅沟槽内的氧化物层厚度小于所述第二浅沟槽内的氧化物层厚度。3.根据权利要求2所述的方法，其特征在于，所述去除所述第一浅沟槽内的部分第一氮化物层，以及去除所述第二浅沟槽内的全部第一氮化物层，包括：通过掩膜遮挡住所述第一浅沟槽表面，去除掉所述第二浅沟槽内的全部第一氮化物层；通过掩膜遮挡住所述第二浅沟槽表面，去除掉所述第一浅沟槽内的部分第一氮化物层。4.根据权利要求2所述的方法，其特征在于，所述第一浅沟槽的宽度小于所述第二浅沟槽的宽度，所述第一浅沟槽内形成的第一氮化物层的厚度大于所述第二浅沟槽内形成的第一氮...

【专利技术属性】
技术研发人员：郭炳容，杨涛，李俊峰，王文武，
申请(专利权)人：真芯北京半导体有限责任公司，
类型：发明
国别省市：