半导体元件及其制造方法技术

一种半导体元件及其制造方法。该半导体元件包含一鳍片；一栅极结构，设于该鳍片上；一掺杂区，设于该鳍片的一侧；一接触件，设于该掺杂区上；以及一导电覆盖层，设于该接触件上，其中该导电覆盖层包含锗化铜。该导电覆盖层包含锗化铜。该导电覆盖层包含锗化铜。

【技术实现步骤摘要】
半导体元件及其制造方法


[0001]本申请案主张2021年2月10日申请的美国正式申请案第17/172,415号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
[0002]本公开是有关一种半导体元件及其制造方法，特别是指一种具有电阻降低元件的半导体元件以及一种具有电阻降低元件的半导体元件的制造方法。

技术介绍

[0003]半导体元件被用于各种电子应用中，例如个人计算机，移动电话，数码相机和其他电子设备。为了满足日益严苛的计算效能需求，半导体元件的尺寸不断地被缩小。然而，缩小尺寸导致了制程中出现各种问题，并且这些问题更不断衍生出不同状况。因此，在提高质量、良率、性能和可靠性以及降低复杂性方面仍然面临着挑战。
[0004]上文的「先前技术」说明仅是提供
技术介绍
，并未承认上文的「先前技术」说明揭示本公开的标的，不构成本公开的先前技术，且上文的「先前技术」的任何说明均不应作为本案的任一部分。

技术实现思路

[0005]本公开的一方面提供了一种半导体元件，该半导体元件包含一鳍片；一栅极结构，设于该鳍片上；一掺杂区，设于该鳍片的一侧；一接触件，设于该掺杂区上；及一导电覆盖层，设于该接触件上；其中该导电覆盖层包含锗化铜。
[0006]在本公开的实施例中，该半导体元件还包含一第一介电层，设于该栅极结构上，其中该接触件的顶表面所在的垂直层级，位于该第一介电层的顶表面的垂直层级的上方。
[0007]在本公开的实施例中，该半导体元件还包含一接触间隙壁，分别设于该接触件的一侧面上，并且位于该第一介电层和该掺杂区之间。
[0008]在本公开的实施例中，该掺杂区的顶表面所在的垂直层级位于该鳍片的顶表面的上方。
[0009]在本公开的实施例中，该栅极结构包含一栅极介电层，设于该鳍片上；一栅极导电层，设于该栅极介电层上；及一栅极填充层，设于该栅极导电层上。
[0010]在本公开的实施例中，该半导体元件还包含一底部导电层，设于该接触件和该掺杂区之间，其中该底部导电层包含硅化钛，硅化镍，硅化镍铂，硅化钽或硅化钴。
[0011]在本公开的实施例中，该半导体元件还包含一掩埋绝缘层位于该鳍片下方。
[0012]在本公开的实施例中，该半导体元件还包含一第一介电层和一第二介电层，该第一介电层设于该栅极结构上，该第二介电层设于该第一介电层上，其中该接触件沿着该第一介电层和该第二介电层设置，并且突出于该第二介电层的顶表面。
[0013]在本公开的实施例中，该接触件包含一下部，设于该掺杂区上，并位在该第一介电层下方；一中间部，位于该下部上，并沿着该第一介电层设置；及一上部，位于该中间部上，并沿着该第二介电层设置，且突出于该第二介电层的顶表面；其中该导电覆盖层设于该上
部上。
[0014]在本公开的实施例中，该下部的宽度大于该中间部的宽度。
[0015]在本公开的实施例中，该上部的宽度大于该中间部的宽度。
[0016]在本公开的实施例中，该上部的宽度大于该下部的宽度。
[0017]本公开的另一方面提供了一种半导体元件，包含一鳍片；一栅极结构，设于该鳍片上；一掺杂区设于该鳍片的一侧；一接触件，设于该掺杂区上；及一顶部导电层，设于该接触件上；其中该顶部导电层包含硅化钛，硅化镍，硅化镍铂，硅化钽或硅化钴。
[0018]在本公开的实施例中，该半导体元件还包含一阻障层，位于该接触件和该栅极结构之间，以及该接触件和该掺杂区。
[0019]在本公开的实施例中，该半导体元件还包含一第一介电层和一阻障间隙壁，该第一介电层位于该栅极结构上，该接触件和该阻障层沿该第一介电层设置，并且突出于该第一介电层的顶表面，及该阻障间隙壁设于该阻障层的一侧面和该第一介电层的顶表面上。
[0020]在本公开的实施例中，该半导体元件还包含一第一介电层和一第二介电层，该第一介电层设于该栅极结构上，该第二介电层设于该第一介电层上，其中该接触件包含：一下部，设于该掺杂区上，并位在该第一介电层下方；一中间部，位于该下部上，并沿着该第一介电层设置；及一上部，位于该中间部上，并沿着该第二介电层设置，且突出于该第二介电层的顶表面；其中该顶部导电层位于该上部上。
[0021]在本公开的实施例中，该半导体元件还包含一阻障层和一阻障间隙壁，其中该阻障层设于该下部和该中间部之间，及该中间部和该第一介电层之间，并且位于该上部的一侧面上，且该阻障间隙壁位于该阻障层的一侧面和该第二介电层的顶表面上。
[0022]在本公开的实施例中，该半导体元件还包含一底部导电层，设于该下部和该掺杂区之间，其中该底部导电层包含硅化钛、硅化镍、硅化镍铂、硅化钽或硅化钴。
[0023]本公开的另一方面提供一种半导体元件，包含一鳍片；一栅极结构，设于该鳍片上；一第一介电层，设于该栅极结构上；一掺杂区，设于该鳍片的一侧；一接触件，包含：一下部，设于该掺杂区上，并位在该第一介电层下方；一中间部，位于该下部上，并沿着该第一介电层设置的中间部；及一上部设于该中间部上；以及一绝缘层，设于该第一介电层上，并相邻于该上部。
[0024]本公开的另一方面提供一种半导体元件的制造方法，包含在一鳍片上形成一栅极结构；在该鳍片的一侧形成一掺杂区；在该掺杂区上形成一接触件；及在该接触件上形成一导电覆盖层；其中该一导电覆盖层包含锗化铜。
[0025]由于本公开的半导体元件的设计是利用锗化铜形成导电覆盖层，其可减小半导体元件的接触电阻，进而可有效改善半导体元件的性能，并可以减少半导体元件的能量消耗。
[0026]上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属
中具有通常知识者应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属
中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
[0027]参阅实施方式与权利要求合并考量图式时，可得以更全面了解本申请案的公开内容，图式中相同的元件符号是指相同的元件。
[0028]图1为根据本公开的一实施例的一种半导体元件的制造方法的流程图。
[0029]图2至图7分别为根据本公开的实施例的半导体元件的制作流程的剖面示意图。
[0030]图8为根据本公开的另一实施例的一种半导体元件的制造方法的流程图。
[0031]图9至图15分别为根据本公开的另一实施例的半导体元件的制作流程的剖面示意图。
[0032]图16至图19分别为根据本公开的另一实施例的半导体元件的制作流程的剖面示意图。
[0033]图20和21分别为根据本公开的另一实施例的半导体元件的制作流程的剖面示意图。
[0034]图22为根据本公开的另一实施例的一种半导体元件的制造方法的流程图。
[0035本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体元件，包含：一鳍片；一栅极结构，设于该鳍片上；一掺杂区，设于该鳍片的一侧；一接触件，设于该掺杂区上；及一导电覆盖层，设于该接触件上；其中该导电覆盖层包含锗化铜。2.如权利要求1所述的半导体元件，还包含一第一介电层，设于该栅极结构上，其中该接触件的顶表面所在的垂直层级，位于该第一介电层的顶表面的垂直层级的上方。3.如权利要求2所述的半导体元件，还包含一接触间隙壁，设于该接触件一侧面上，并且位于该第一介电层和该掺杂区之间。4.如权利要求3所述的半导体元件，其中该掺杂区的顶表面所在的垂直层级位于该鳍片的顶表面的上方。5.如权利要求4所述的半导体元件，其中该栅极结构包含：一栅极介电层，设于该鳍片上；一栅极导电层，设于该栅极介电层上；及一栅极填充层，设于该栅极导电层上。6.如权利要求5所述的半导体元件，还包含一底部导电层，设于该接触件和该掺杂区之间，其中该底部导电层包含硅化钛，硅化镍，硅化镍铂，硅化钽或硅化钴。7.如权利要求5所述的半导体元件，还包含一掩埋绝缘层，位于该鳍片下方。8.如权利要求1所述的半导体元件，还包含一第一介电层和一第二介电层，该第一介电层设于该栅极结构上，该第二介电层设于该第一介电层上，其中该接触件沿着该第一介电层和该第二介电层设置，并且突出于该第二介电层的顶表面。9.如权利要求8所述的半导体元件，其中该接触件包含：一下部，设于该掺杂区上并位在该第一介电层下方；一中间部，位于该下部上并沿着该第一介电层设置；及一上部，位于该中间部上并沿着该第二介电层设置且突出于该第二介电层的顶表面；其中该导电覆盖层设于该上部上。10.如权利要求9所述的半导体元件，其中该下部的宽度大于该中间部的宽度。11.如权利要求9所述的半导体元件，其中该上部的宽度大于该中间部的宽度。12.如权利要求9所述的半导体元件，其中该上部的宽度大于该下部的宽度。13.一种半导体元件，包含：一鳍片；一栅极结构，设于该鳍片上；一掺杂区，设于该鳍片的一侧；一接触件，设于该掺杂区上；...

【专利技术属性】
技术研发人员：杨宬苓，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：