集成电路制造技术

本公开的实施例涉及集成电路。本实用新型专利技术提供了一种集成电路，包括：半导体衬底；以及第一半导体部件，包括：掩埋半导体区域，被设置在半导体衬底中并且具有第一导电类型；第一栅极区域和第二栅极区域，被设置为彼此相距一定距离并且各自分别从半导体衬底的正面在深度上延伸到半导体衬底中到达掩埋半导体区域；第三栅极区域，从半导体衬底的正面在深度上延伸到半导体衬底中，并且被配置为被电连接到掩埋半导体区域；以及半导体衬底的有源区域，由第一栅极区域、第二栅极区域和掩埋半导体区域界定，有源区域具有与第一导电类型相对的第二导电类型。利用本公开的实施例，可以有利地将通过反向工程对集成电路的分析复杂化。过反向工程对集成电路的分析复杂化。过反向工程对集成电路的分析复杂化。

【技术实现步骤摘要】
集成电路


[0001]实施例和实施方式涉及集成电路，并且更具体地涉及用于这种集成电路的半导体部件。

技术介绍

[0002]集成电路通常包括许多半导体部件。这些半导体部件被配置为执行特定于它们的功能。
[0003]存在允许通过反向工程分析集成电路的方法，例如通过具体分析它们的半导体部件。
[0004]具体地，一些半导体部件在集成电路的表面上是可见的，因此很容易分析。
[0005]为了集成电路的未经授权的复制，可以执行通过第三方分析集成电路。为了理解集成电路的操作，也可以执行这种分析。一旦集成电路的操作被理解，便有可能标识集成电路的潜在安全漏洞。
[0006]因此，可以被容易地分析的集成电路是不够安全的。
[0007]为了改善集成电路的安全性，优选的是提供半导体部件，其结构使得通过反向工程对集成电路进行分析更复杂。
[0008]因此，需要提供半导体部件，其具有难以分析和/或检测的结构或具有复杂的操作。
[0009]还需要提供这样一种易于制造的半导体部件。

技术实现思路

[0010]本公开的目的是提供集成电路，以至少部分地解决现有技术中存在的上述问题。
[0011]本公开的一方面提供了一种集成电路，包括：半导体衬底；以及第一半导体部件，包括：掩埋半导体区域，被设置在半导体衬底中并且具有第一导电类型；第一栅极区域和第二栅极区域，被设置为彼此相距一定距离并且各自分别从半导体衬底的正面在深度上延伸到半导体衬底中到达掩埋半导体区域；第三栅极区域，从半导体衬底的正面在深度上延伸到半导体衬底中，并且被配置为被电连接到掩埋半导体区域；以及半导体衬底的有源区域，由第一栅极区域、第二栅极区域和掩埋半导体区域界定，有源区域具有与第一导电类型相对的第二导电类型。
[0012]根据一个或多个实施例，其中半导体衬底包括第二导电类型的阱，以及其中掩埋半导体区域被定位在阱中，以及其中有源区域在阱内。
[0013]根据一个或多个实施例，其中第一半导体部件还包括输入和输出，输入和输出被定位在第一栅极区域与第二栅极区域之间并且彼此相距一定距离，有源区域包括：沟道，被配置为被形成在输入与输出之间；以及耗尽区域，围绕沟道。
[0014]根据一个或多个实施例，其中第一半导体部件被配置为使得只有在第一栅极区域和第二栅极区域以额定电压被供电并且第三栅极区域以第一偏置电压被供电时，沟道周围
的耗尽区域才被结合。
[0015]根据一个或多个实施例，其中第一半导体部件被配置为使得只有在第一栅极区域和第二栅极区域不被供电并且第三栅极区域以第二偏置电压被供电时，沟道周围的耗尽区域才被分离。
[0016]根据一个或多个实施例，其中第一半导体部件被配置为使得在第三栅极区域以第三偏置电压被供电时，耗尽区域总是被分离。
[0017]根据一个或多个实施例，其中第一栅极区域和第二栅极区域各自具有远端，远端包括栅极氧化物层，栅极氧化物层与半导体衬底以及掩埋半导体区域接触。
[0018]根据一个或多个实施例，包括：至少一个浅隔离沟槽，被定位在掩埋半导体区域上方的半导体衬底中。
[0019]根据一个或多个实施例，其中第一栅极区域和第二栅极区域通过浅隔离沟槽在深度上延伸到衬底中到达掩埋半导体区域。
[0020]根据一个或多个实施例，其中掩埋半导体区域与浅隔离沟槽的远端由在50nm到800nm之间的距离间隔开。
[0021]根据一个或多个实施例，其中掩埋半导体区域包括：隔离半导体层，平行于半导体衬底的正面延伸通过半导体衬底，第三栅极区域被连接到隔离半导体层；两个区域，具有第一导电类型并且从隔离半导体层突出，隔离半导体层连接两个区域，第一栅极区域在深度上延伸到两个区域中的一个区域，并且第二栅极区域在深度上延伸到两个区域中的另一个区域；以及其中有源区域由两个区域、两个区域之间的隔离半导体层以及第一栅极区域和第二栅极区域界定。
[0022]根据一个或多个实施例，其中掩埋半导体区域包括具有第一导电类型的两个结合区域，其中第一栅极区域在深度上延伸到两个结合区域中的一个区域，并且第二栅极区域在深度上延伸到两个结合区域中的另一个区域，以及其中第三栅极区域被连接到两个区域。
[0023]根据一个或多个实施例，其中有源区域由两个结合区域以及第一栅极区域和第二栅极区域界定。
[0024]根据一个或多个实施例，其中有源区域具有范围在1015at/cm3到1019at/cm3之间的掺杂。
[0025]根据一个或多个实施例，其中第一栅极区域与第二栅极区域由在500nm到1μm之间的距离间隔开。
[0026]根据一个或多个实施例，集成电路还包括第二半导体部件，第二半导体部件包括：另外的掩埋半导体区域，被设置在半导体衬底中并且具有第一导电类型；
[0027]另外的第一栅极区域和另外的第二栅极区域，被设置为彼此相距一定距离并且各自分别从半导体衬底的正面在深度上延伸到半导体衬底中到达另外的掩埋半导体区域；另外的第三栅极区域，在深度上延伸到半导体衬底中并且被配置为被电连接到另外的掩埋半导体区域；半导体衬底的另外的有源区域，由另外的第一栅极区域、另外的第二栅极区域和另外的掩埋半导体区域界定，另外的有源区域具有与第一导电类型相对的第二导电类型；以及隔离区域，具有第一导电类型，延伸到另外的第一栅极区域与另外的第二栅极区域之间的另外的有源区域中。
[0028]本公开的又一方面提供了一种集成电路，包括：半导体衬底，包括阱，阱包括有源区域；掩埋半导体区域，被设置在半导体衬底中；其中掩埋半导体区域具有第一导电类型，并且阱具有第二导电类型；绝缘区域，在阱之上延伸；第一栅极区域和第二栅极区域，被设置为彼此相距一定距离并且各自分别延伸通过绝缘区域、通过阱并且到达掩埋半导体区域中；其中第一栅极区域和第二栅极区域的导电部分通过栅极绝缘层与阱以及掩埋半导体区域隔离；第三栅极区域，延伸通过绝缘区域以与掩埋半导体区域电接触。
[0029]根据一个或多个实施例，其中掩埋半导体区域由阱下方的半导体衬底中的掩埋掺杂层形成。
[0030]根据一个或多个实施例，其中掩埋半导体区域还包括位于第一栅极区域和第二栅极区域下方的第一掺杂区域和第二掺杂区域。
[0031]根据一个或多个实施例，其中掩埋半导体区域由位于第一栅极区域和第二栅极区域下方的第一掺杂区域和第二掺杂区域形成，其中第一掺杂区域和第二掺杂区域彼此接触。
[0032]根据一个或多个实施例，集成电路还包括输入和输出，输入和输出被定位在第一栅极区域与第二栅极区域之间并且通过形成沟道的阱的有源区域彼此分离。
[0033]根据一个或多个实施例，集成电路还包括围绕沟道的耗尽区域。
[0034]根据一个或多个实施例，集成电路还包括第一导电类型的隔离区域，被定位在第一栅极区域和第二栅极区域之间并且被定位在输入与输出之间。
[0035]利用本公开的实施例，可以有利地将通过反向工程对集成电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路，其特征在于，包括：半导体衬底；以及第一半导体部件，包括：掩埋半导体区域，被设置在所述半导体衬底中并且具有第一导电类型；第一栅极区域和第二栅极区域，被设置为彼此相距一定距离并且各自分别从所述半导体衬底的正面在深度上延伸到所述半导体衬底中到达所述掩埋半导体区域；第三栅极区域，从所述半导体衬底的正面在深度上延伸到所述半导体衬底中，并且被配置为被电连接到所述掩埋半导体区域；以及所述半导体衬底的有源区域，由所述第一栅极区域、所述第二栅极区域和所述掩埋半导体区域界定，所述有源区域具有与所述第一导电类型相对的第二导电类型。2.根据权利要求1所述的集成电路，其特征在于，所述半导体衬底包括所述第二导电类型的阱，以及其中所述掩埋半导体区域被定位在所述阱中，以及其中所述有源区域在所述阱内。3.根据权利要求1所述的集成电路，其特征在于，所述第一半导体部件还包括输入和输出，所述输入和所述输出被定位在所述第一栅极区域与所述第二栅极区域之间并且彼此相距一定距离，所述有源区域包括：沟道，被配置为被形成在所述输入与所述输出之间；以及耗尽区域，围绕所述沟道。4.根据权利要求3所述的集成电路，其特征在于，所述第一半导体部件被配置为使得只有在所述第一栅极区域和所述第二栅极区域以额定电压被供电并且所述第三栅极区域以第一偏置电压被供电时，所述沟道周围的所述耗尽区域才被结合。5.根据权利要求3所述的集成电路，其特征在于，所述第一半导体部件被配置为使得只有在所述第一栅极区域和所述第二栅极区域不被供电并且所述第三栅极区域以第二偏置电压被供电时，所述沟道周围的所述耗尽区域才被分离。6.根据权利要求3所述的集成电路，其特征在于，所述第一半导体部件被配置为使得在所述第三栅极区域以第三偏置电压被供电时，所述耗尽区域总是被分离。7.根据权利要求1所述的集成电路，其特征在于，所述第一栅极区域和所述第二栅极区域各自具有远端，所述远端包括栅极氧化物层，所述栅极氧化物层与所述半导体衬底以及所述掩埋半导体区域接触。8.根据权利要求1所述的集成电路，其特征在于，包括：至少一个浅隔离沟槽，被定位在所述掩埋半导体区域上方的所述半导体衬底中。9.根据权利要求1所述的集成电路，其中所述第一栅极区域和所述第二栅极区域通过浅隔离沟槽在深度上延伸到所述衬底中到达所述掩埋半导体区域。10.根据权利要求9所述的集成电路，其特征在于，所述掩埋半导体区域与所述浅隔离沟槽的远端由在50nm到800nm之间的距离间隔开。11.根据权利要求1所述的集成电路，其特征在于，所述掩埋半导体区域包括：隔离半导体层，平行于所述半导体衬底的正面延伸通过所述半导体衬底，所述第三栅极区域被连接到所述隔离半导体层；两个区域，具有所述第一导电类型并且从所述隔离半导体层突出，所述隔离半导体层
连接所述两个区域，所述第一栅极区域在深度上延伸到所述两个区域中的一个区域，并且所述第二栅极区域在深度上延伸到所述两个区域中的另一个区域；以及其中所述有源区域由所述两个区域、所述两个区域之间的所述隔离半导体层以及所述第一栅极区域和所述第二栅极区域界定。12.根据权利要求1所述的集成电...

【专利技术属性】
技术研发人员：B，
申请(专利权)人：意法半导体克洛尔二公司，
类型：新型
国别省市：