封装组件制造技术

本发明专利技术提供了一种封装组件，包括：第一芯片；第二芯片，与第一芯片电性连接并且所占面积与第一芯片所占面积不同；第一通孔，位于第一区中，第一区包括电性连接第一芯片和第二芯片的线路所在的区域；第二通孔，位于第二区中，第二区位于第二芯片的边缘；第三通孔，位于第二芯片下方的第三区中；第四通孔，位于第四区中，第四区包括第一芯片周围除第一区之外的区域。上述技术方案，能够能够降低成本，提升良率，并减小结构厚度。并减小结构厚度。并减小结构厚度。

【技术实现步骤摘要】
封装组件


[0001]本专利技术涉及半导体
，更具体的，涉及一种封装组件。

技术介绍

[0002]由于产品的应用功能越来越复杂，单一芯片已经不再能满足单一封装组件(package)的需求，所以必须整合多个不同芯片于单一封装组件中。现行使用硅(Silicon)转接件(interposer)来整合多功能的芯片，但其相对应的生产成本非常高，而且无法再下降其整体封装组件厚度。
[0003]由于目前2.5D基板的制程成本非常高，不容易大量被使用，而且封装组件厚度也无法再往下降低，致使异质整合的技术并无法被大量使用至所有的产品。且异质整合基板目前因为单位尺寸(unit size)越来越大，使得制程良率随着层数越来越多而越来越低。更具体的，高阶产品的封装组件尺寸目前大都大于45mm
×
45mm，结构层数大于12层板，目前的良率值在60％
‑
70％的范围内，随着层数增加其良率逐渐下降，目前高阶使用的20层板，良率则在0
‑
10％的范围内，这造成产品成本极高。
[0004]因此需要对单位尺寸、封装组件厚度做出改善，以符合产品轻薄短小的需求。

技术实现思路

[0005]针对相关技术中的上述问题，本专利技术提出一种封装组件，能够降低成本，提升良率，同时减小结构厚度。
[0006]根据本专利技术的实施例，提供了一种封装组件，包括：第一芯片；第二芯片，与第一芯片电性连接并且所占面积与第一芯片所占面积不同；第一通孔，位于第一区中，第一区包括电性连接第一芯片和第二芯片的线路所在的区域；第二通孔，位于第二区中，第二区位于第二芯片的边缘；第三通孔，位于第二芯片下方的第三区中；第四通孔，位于第四区中，第四区包括第一芯片周围除第一区之外的区域。
[0007]根据本专利技术的实施例，第一通孔的孔径与第二通孔的孔径及第三通孔的孔径不同。
[0008]根据本专利技术的实施例，第一通孔的孔径与第四通孔的孔径不同。
[0009]根据本专利技术的实施例，第一通孔的孔径在10μm至20μm的范围内。
[0010]根据本专利技术的实施例，第二通孔的孔径在50μm至70μm的范围内。
[0011]根据本专利技术的实施例，第三通孔的孔径在50μm至70μm的范围内。
[0012]根据本专利技术的实施例，第四通孔的孔径为1mm。
[0013]根据本专利技术的实施例，第二芯片为ASIC(专用集成电路)芯片。
[0014]根据本专利技术的实施例，第三区包括由用于串接ASIC芯片的多个连接件限定的区域，并且，多个连接件限定的区域的尺寸为95μm
×
95μm。
[0015]根据本专利技术的实施例，一个第三通孔位于多个连接件限定的区域内，一个第三通孔包括孔和连接在孔的顶部的接合部，孔的孔径为60μm，接合部的宽度为30μm。
[0016]根据本专利技术的实施例，第一芯片为HBM(高带宽存储器)芯片。
[0017]根据本专利技术的实施例，第一芯片的数量为两个，两个第一芯片位于第二芯片的相同一侧。
附图说明
[0018]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0019]图1A是根据本专利技术实施例的封装组件的示意俯视图；
[0020]图1B是根据本专利技术实施例的封装组件的截面图；
[0021]图2是根据本专利技术实施例的第三区的放大视图。
[0022]图3是根据本专利技术另一实施例的封装组件的截面图。
具体实施方式
[0023]下列公开提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本专利技术。当然这些仅仅是实例并不旨在限定本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。而且，本专利技术在各个实例中可重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
[0024]图1A是根据本专利技术实施例的封装组件的示意俯视图。图1B是根据本专利技术实施例的封装组件的截面图。结合图1A和图1B所示，本专利技术提供的封装组件包括第一芯片21和第二芯片22。第二芯片22与第一芯片21电性连接，第二芯片22与第一芯片21所占面积不同。在示出的实施例中，第二芯片22所占面积大于第一芯片21所占面积。在一些实施例中，第二芯片22可以是ASIC(专用集成电路)芯片。在一些实施例中，第一芯片21可以是HBM(高带宽存储器)芯片。在示出的实施例中，第一芯片21位于第二芯片22的相同一侧。但是，在其他实施例中，第一芯片21和第二芯片22可以采用其他布局，本专利技术不限于此。在以下说明中，将以第一芯片21为HBM芯片21，第二芯片22为ASIC芯片来解释本专利技术，并且第一芯片21可以称为HBM芯片21，第二芯片22可以称为ASIC芯片22，但是本专利技术不限于此。
[0025]本专利技术利用芯片摆设位置及其属性，至少对通孔布局进行重新设计。如图1A所示，划分了第四个区：第一区11，包括电性连接HBM芯片21和ASIC芯片22的线路所在的区域，该区域中的线路可以是密度高且极细的线路；第二区12位于ASIC芯片22的边缘，可以是ASIC讯号的导通位置；第三区13，位于ASIC芯片22下方，在一些实施例中，该区域可以是电源和地(power and ground)所在的区域；第四区13，包括第一芯片21周围除第一区11之外的区域，该区域可以是线路很少或不存在线路分布的空旷区域。
[0026]并且，在上述四个区11、12、13、14中分别设置通孔。在第一区11中设置第一通孔。在第二区12中设置第二通孔。在第三区13中设置第三通孔。在第四区14中设置第四通孔。根据上述四个区11、12、13、14的划分以及各个区的布局特点，四个区11、12、13、14中的第一通
孔、第二通孔、第三通孔和第四通孔尺寸可以不同。在一些实施例中，第一区11中的第一通孔的孔径与第二区12中的第二通孔的孔径以及第三区13中的第三通孔的孔径不同。在一些实施例中，第一区11中的第一通孔的孔径与第四区14中的第四通孔的孔径不同。
[0027]具体的，因为第一区11是密度高且极细的线路的分布区域，用以电性连接ASIC芯片22和HBM芯片21两种不同功能的芯片，所以此第一区11无法让混合扇出连接通孔(hybrid fanout connect via)使用，因此第一区11往下的讯号串联，第一通孔只能采用传统技术的通孔，这种传统技术的通孔的孔径在10μm至20μm的范围内。即，第一通孔的孔径在10μm至20μm的范围内。
[0028]第二区12为ASIC芯片22的讯号导通位置，并且全部分布在本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种封装组件，其特征在于，包括：第一芯片；第二芯片，与所述第一芯片电性连接并且所占面积与所述第一芯片所占面积不同；第一通孔，位于第一区中，所述第一区包括电性连接所述第一芯片和所述第二芯片的线路所在的区域；第二通孔，位于第二区中，第二区位于所述第二芯片的边缘；第三通孔，位于所述第二芯片下方的第三区中；第四通孔，位于第四区中，所述第四区包括所述第一芯片周围除所述第一区之外的区域。2.根据权利要求1所述的封装组件，其特征在于，所述第一通孔的孔径与所述第二通孔的孔径及所述第三通孔的孔径不同。3.根据权利要求1所述的封装组件，其特征在于，所述第一通孔的孔径与所述第四通孔的孔径不同。4.根据权利要求1所述的封装组件，其特征在于，所述第一通孔的孔径在10μm至20μm的范围内。5.根据权利要求1所述的封装组件，其特征在于...

【专利技术属性】
技术研发人员：黄文宏，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：