一种半导体器件，包括：衬底上的有源区；与有源区相交的栅极结构；位于有源区上且在栅极结构的侧表面处的源/漏极区；栅极结构与源/漏极区之间的栅极侧墙，栅极侧墙接触栅极结构的侧表面；连接到源/漏极区的下源/漏级接触插塞；栅极侧墙上的栅极隔离层，栅极隔离层的上端处于比栅极结构的上表面和下源/漏极接触插塞的上表面高的高度处；覆盖栅极结构、下源/漏级接触插塞和栅极隔离层的覆盖层；以及连接到下源/漏极接触插塞并延伸穿过覆盖层的上源/漏极接触插塞。漏极接触插塞。漏极接触插塞。
【技术实现步骤摘要】
具有栅极隔离层的半导体器件
[0001]相关申请的交叉引用
[0002]2021年2月5日在韩国知识产权局提交的题为：“具有栅极隔离层的半导体器件”的韩国专利申请No.10
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2021
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0016530通过引用整体并入本文。
[0003]本公开的示例实施例涉及一种具有栅极隔离层的半导体器件。
技术介绍
[0004]随着半导体器件的小型化趋势，引入了与具有三维结构的FinFET或多桥沟道晶体管相关的技术，以便减少短沟道效应。
技术实现思路
[0005]根据本公开的示例实施例的半导体器件可以包括：设置在衬底上的有源区；与有源区相交的栅极结构；设置在有源区上同时设置在栅极结构的侧表面处的源/漏极区；设置在栅极结构和源/漏极区之间同时接触栅极结构的侧表面的栅极侧墙；连接到源/漏极区的下源/漏极接触插塞；设置在栅极侧墙上的栅极隔离层，栅极隔离层的上端设置在比栅极结构的上表面和下源/漏极接触插塞的上表面高的高度处；覆盖栅极结构、下源/漏极接触插塞和栅极隔离层的覆盖层；以及连接到下源/漏极接触插塞同时延伸穿过覆盖层的上源/漏极接触插塞。
[0006]根据本公开的示例实施例的半导体器件可以包括：设置在衬底上的有源区；设置在有源区上同时彼此竖直地间隔开的沟道层；与有源区相交同时围绕沟道层的栅极结构，该栅极结构包括栅电极和位于沟道层与栅电极之间的栅极绝缘层；设置在有源区上同时设置在栅极结构的侧表面处的源/漏极区；设置在栅极结构和源/漏极区之间同时接触栅极结构的侧表面的栅极侧墙；设置在沟道层下方同时接触源/漏极区的侧表面的内间隔件；设置在源/漏极区上的下源/漏极接触插塞；设置在栅极侧墙上的栅极隔离层，栅极隔离层的上端设置在比栅极结构的上表面和下源/漏极接触插塞的上表面高的高度处；覆盖栅极结构、下源/漏极接触插塞和栅极隔离层的覆盖层；以及连接到下源/漏极接触插塞同时延伸穿过覆盖层的上源/漏极接触插塞。
[0007]根据本公开的示例实施例的半导体器件可以包括：设置在衬底上同时沿第一水平方向延伸的有源区，有源区在与第一水平方向相交的第二水平方向上彼此间隔开；与有源区相交同时沿第二水平方向延伸的栅极结构；设置在有源区上同时设置在栅极结构的侧表面处的源/漏极区；设置在栅极结构与源/漏极区之间同时接触栅极结构的侧表面的栅极侧墙；覆盖源/漏极区的层间绝缘层；连接到源/漏极区同时延伸穿过层间绝缘层的下源/漏极接触插塞；覆盖栅极侧墙和层间绝缘层的栅极隔离层，栅极隔离层的上端设置在比栅极结构的上表面和下源/漏极接触插塞的上表面高的高度处；覆盖栅极结构、下源/漏极接触插塞和栅极隔离层的覆盖层；覆盖覆盖层的上绝缘层；以及连接到下源/漏极接触插塞同时延
伸穿过覆盖层和上绝缘层的上源/漏极接触插塞。栅极结构的上表面可以设置在比下源/漏极接触插塞的上表面低的高度处。
附图说明
[0008]通过参考附图详细描述示例实施例，特征对于本领域技术人员将变得清楚，在附图中：
[0009]图1是根据示例实施例的半导体器件的布局。
[0010]图2A和图2B是沿图1中的线I
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I
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、II
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II
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、III
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III
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和IV
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IV
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的垂直截面图。
[0011]图3是图2A的半导体器件中的接触插塞的放大图。
[0012]图4A至图16B是制造图2A和图2B所示的半导体器件的方法中各阶段的垂直截面图。
[0013]图17至图19是根据示例实施例的半导体器件中的接触插塞的垂直截面图。
[0014]图20A和图20B是根据示例实施例的半导体器件的垂直截面图。
[0015]图21A和图21B是根据示例实施例的半导体器件的垂直截面图。
[0016]图22是图21A所示的半导体器件中的接触插塞的放大图。
[0017]图23A至图24B是制造图21A和图21B所示的半导体器件的方法中各阶段的垂直截面图。
[0018]图25至图27是根据示例实施例的半导体器件的垂直截面图。
具体实施方式
[0019]图1是根据示例实施例的半导体器件的布局。图2A和图2B示出了沿图1中的线I
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I
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、II
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II
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、III
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III
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和IV
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IV
’
的垂直截面图，图3示出了图2A中的半导体器件的部分的放大图。
[0020]参考图1至图3，半导体器件100可以包括衬底102、元件隔离层110、栅极结构120、栅极侧墙130、源/漏极区SD、层间绝缘层140、上间隔件150、下源/漏极接触插塞160、栅极隔离层172、上绝缘层180、栅极接触插塞181和上源/漏极接触插塞184。
[0021]衬底102可以包括在第一水平方向D1上延伸同时在第二水平方向D2上彼此间隔开的有源区AR。在一个实施例中，有源区AR可以从衬底102的上表面向上突出，并且可以具有鳍形。衬底102可以包括半导体材料。例如，衬底102可以是硅衬底、锗衬底、硅锗衬底或绝缘体上硅(SOI)衬底。有源区AR可以包括与衬底102相同的材料。
[0022]元件隔离层110可以设置在衬底102的上表面上，并且可以限定有源区AR。元件隔离层110可以覆盖衬底102的上表面，并且可以部分地覆盖有源区AR的侧表面。有源区AR的上表面可以设置在比元件隔离层110的上表面高的高度处。在一个实施例中，元件隔离层110可以包括例如氧化硅、氮化硅、氮氧化硅或低k介电材料。
[0023]栅极结构120可以在第二水平方向D2上延伸同时在第一水平方向D1上彼此间隔开。栅极结构120可以与有源区AR相交。每个栅极结构120可以包括栅极绝缘层122和栅电极124。栅极绝缘层122可以围绕栅电极124的下表面和侧表面，并且可以在第二水平方向D2上延伸。栅极绝缘层122可以覆盖元件隔离层110、和有源区AR中的相应有源区的向上突出超过元件隔离层110的部分。栅电极124可以设置在栅极绝缘层122上，并且可以在第二水平方
向D2上延伸。栅极结构120还可以包括设置在栅极绝缘层122和栅电极124之间的金属层，以调整栅电极124的功函数。
[0024]栅极绝缘层122可以包括高k介电材料，例如氧化铪、氮氧化铪等。栅电极124可以包括例如W、Al、Co、Ti、Ta、poly
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Si、SiGe或其金属合金中的至少一种。
[0025]栅极侧墙130可以设置在栅极结构120的侧表面处，并且可以在第二水平方向D2上延伸。例如，每对栅极侧墙130可以设置为对应于每个栅极结构120，使得在相应栅极结构120的栅电极124介于栅极侧墙130之间的情况下，该对栅极侧墙130可本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体器件，包括：衬底；位于所述衬底上的有源区；与所述有源区相交的栅极结构；位于所述有源区上的源/漏极区，所述源/漏极区处于所述栅极结构的侧表面处；位于所述栅极结构与所述源/漏极区之间的栅极侧墙，所述栅极侧墙接触所述栅极结构的侧表面；连接到所述源/漏极区的下源/漏极接触插塞；位于所述栅极侧墙上的栅极隔离层，所述栅极隔离层的上端处于比所述栅极结构的上表面和所述下源/漏极接触插塞的上表面高的高度处；覆盖所述栅极结构、所述下源/漏极接触插塞和所述栅极隔离层的覆盖层；以及连接到所述下源/漏极接触插塞并延伸穿过所述覆盖层的上源/漏极接触插塞。2.根据权利要求1所述的半导体器件，还包括连接到所述栅极结构并延伸穿过所述覆盖层的栅极接触插塞。3.根据权利要求2所述的半导体器件，其中所述栅极隔离层将所述上源/漏极接触插塞与所述栅极结构电绝缘，并将所述栅极接触插塞与所述下源/漏极接触插塞电绝缘。4.根据权利要求2所述的半导体器件，其中所述上源/漏极接触插塞与所述栅极隔离层接触，且所述上源/漏极接触插塞在其接触所述栅极隔离层的部分处为凹形。5.根据权利要求2所述的半导体器件，其中所述栅极接触插塞与所述栅极隔离层接触，且所述栅极接触插塞在其接触所述栅极隔离层的部分处为凹形。6.根据权利要求1所述的半导体器件，其中所述栅极隔离层的最大水平宽度为6nm至10nm，且所述栅极隔离层的最大竖直宽度为6nm至10nm。7.根据权利要求1所述的半导体器件，其中所述栅极结构的上表面处于比所述下源/漏极接触插塞的上表面低的高度处。8.根据权利要求7所述的半导体器件，其中，随着所述栅极侧墙与所述栅极结构之间的距离变小，所述栅极侧墙的高度逐渐减小。9.根据权利要求7所述的半导体器件，还包括位于所述栅极侧墙与所述栅极隔离层之间的上间隔件，所述上间隔件的上表面与所述下源/漏极接触插塞的上表面共面，并且所述上间隔件的侧表面为倾斜表面。10.根据权利要求7所述的半导体器件，还包括位于所述栅极结构上的抑制剂，所述抑制剂接触所述栅极隔离层。11.根据权利要求7所述的半导体器件，其中所述栅极隔离层部分地覆盖所述栅极结构和所述下源/漏极接触插塞中的至少一个。12.根据权利要求1所述的半导体器件，其中所述栅极结构的上表面与所述下源/漏极接触插塞的上表面共面。13.根据权利要求12所述的半导体器件，其中所述栅极侧墙的上表面与所述栅极结构的上表面共面。14.根据权利要求12所述的半导体器件，其中所述栅极隔离层呈具有长轴和短轴的椭圆形，所述长轴沿竖直方向延伸，所述短轴沿水平方向延伸。
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【专利技术属性】
技术研发人员：金善培，李禹镇，崔承勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：
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