半导体结构及其制作方法技术

本公开实施例涉及半导体领域，提供一种半导体结构及其制作方法，包括：衬底，所述衬底包括阵列区和外围电路有源区；第一绝缘层，所述第一绝缘层直接覆盖于所述外围电路有源区朝向所述衬底的底部与侧壁，所述第一绝缘层的顶部与所述外围电路有源区的顶表面齐平；介质层，所述介质层直接覆盖于所述第一绝缘层上，并且所述介质层的顶部低于所述外围电路有源区的顶表面；第二绝缘层，所述第二绝缘层直接覆盖于所述介质层上，所述第二绝缘层的顶部与所述外围电路有源区的顶表面齐平，至少可以有利于改善电路有源区内隔离结构与衬底顶部之间的缺陷问题。间的缺陷问题。间的缺陷问题。

【技术实现步骤摘要】
半导体结构及其制作方法


[0001]本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法。

技术介绍

[0002]半导体集成电路通常设置有隔离结构用于分隔相邻的有源区(Active Area，AA)，现形成隔离结构域的方法主要有局部氧化隔离工艺(Local Oxidation of Silicon，LOCOS)或浅沟槽隔离工艺(Shallow Trench Isolation，STI)。
[0003]存储器是一种常见半导体结构，且存储器包括阵列区和外围电路有源区，其中，阵列区具有存储阵列，外围电路有源区具有控制存储阵列的电路结构，且阵列区以及外围电路有源区的衬底内均设置有隔离结构。隔离结构的填充工艺困难且复杂，隔离结构的沟槽填充极易出现缺陷，影响到半导体就结构的性能。因此，在半导体结构加工过程中需要形成表面更加平坦的隔离结构。

技术实现思路

[0004]本公开实施例提供一种半导体结构及其制作方法，至少有利于解决外围电路有源区内隔离结构与衬底之间会出现缺陷的问题。
[0005]根据本公开一些实施例，本公开实施例一方面提供一种半导体结构包括：衬底，所述衬底包括阵列区和外围电路有源区；第一绝缘层，所述第一绝缘层直接覆盖于所述外围电路有源区朝向所述衬底的底部与侧壁，所述第一绝缘层的顶部与所述外围电路有源区的顶表面齐平；介质层，所述介质层直接覆盖于所述第一绝缘层上，并且所述介质层的顶部低于所述外围电路有源区的顶表面；第二绝缘层，所述第二绝缘层直接覆盖于所述介质层上，所述第二绝缘层的顶部与所述外围电路有源区的顶表面齐平。
[0006]在一些实施例中，在垂直于所述外围电路有源区的顶表面方向，所述介质层的顶部与所述外围电路有源区顶表面的高度差为0nm～20nm。
[0007]在一些实施例中，所述外围电路有源区的顶表面具有氧化层。
[0008]在一些实施例中，所述氧化层的厚度为2nm～6nm。
[0009]在一些实施例中，所述介质层的材料包括：氮化硅或者碳掺杂氮化硅。
[0010]在一些实施例中，所述第一绝缘层和所述第二绝缘层的材料包括：氧化硅或者碳掺杂氧化硅。
[0011]在一些实施例中，还包括：隔离层，所述隔离层位于所述阵列区的表面；所述隔离层包括：依次层叠设置的第一隔离层、第二隔离层和第三隔离层，所述第一隔离层的厚度为5nm～30nm，且所述第一隔离层与所述第三隔离层的材料相同。
[0012]在一些实施例中，所述第二隔离层的致密度大于所述第一隔离层和所述第三隔离层的致密度。
[0013]根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制作方法包括：提供衬底，所述衬底包括阵列区和外围电路有源区；在所述阵列区制备形成之前，
在形成第一绝缘层，所述第一绝缘层直接覆盖于所述外围电路有源区；形成介质层，所述介质层直接覆盖于所述第一绝缘层上；形成第二绝缘层，所述第二绝缘层直接覆盖于所述介质层上，并且针对所述介质层以及所述第二绝缘层，使得所述第一绝缘层暴露；在所述阵列区制备形成之后，同时刻蚀所述介质层、所述第一绝缘层、所述第二绝缘层，使得所述介质层的顶部低于所述外围电路有源区的顶表面。
[0014]在一些实施例中，在形成所述第一绝缘层的过程中，在垂直于所述衬底方向，控制所述第一绝缘层与所述衬底表面的高度差为0～20nm。
[0015]在一些实施例中，还包括：形成初始氧化层，所述初始氧化层位于所述外围电路有源区的顶面；图形化所述初始氧化层，以去除所述介质层顶面的所述初始氧化层，剩余所述初始氧化层作为氧化层。
[0016]在一些实施例中，形成所述初始氧化层前还包括：形成多晶硅层，所述多晶硅层覆盖所述外围电路有源区的顶表面。
[0017]在一些实施例中，形成所述多晶硅层的厚度为40～80埃。
[0018]在一些实施例中，所述初始氧化层的形成工艺包括：快速热氧化工艺或者低压快速氧化热退火工艺。
[0019]在一些实施例中，还包括：沉积第三隔离层，所述第三隔离层位于所述阵列区和所述外围电路有源区的表面；沉积第二隔离层，所述第二隔离层位于所述第三隔离层表面；沉积第一隔离层，所述第一隔离层位于所述第二隔离层表面，且所述第一隔离层与所述第三隔离层的材料相同，所述第一隔离层、所述第二隔离层及所述第三隔离层构成隔离层；去除所述外围电路有源区表面的所述第一隔离层、所述第二隔离层和所述第三隔离层，所述阵列区表面剩余的所述第一隔离层、所述第二隔离层和所述第三隔离层作为隔离层。
[0020]本公开实施例提供的技术方案至少具有以下优点：
[0021]本公开实施例提供的半导体结构：包括具有阵列区和外围电路有源区的衬底，外围电路有源区的衬底底部与侧壁具有依次层叠设置的第一绝缘层、介质层以及第二绝缘层，其中，介质层顶部的高度低于外围电路有源区的顶表面。通过形成介质层的顶部低于外围电路有源区的顶表面的结构，从而降低介质层与外围电路有源区的顶表面之间高度差，进而改善隔离结构与衬底之间介质层容易产生凸起的问题，从而改善半导体结构的性能。
[0022]另外，在外围电路有源区的顶表面还可以具有氧化层，防止在针对隔离结构进行刻蚀或者清洗的过程中，对外围电路有源区顶表面的衬底造成伤害或者消耗，从而避免衬底的结构和性能受到影响。
[0023]此外，在对外围电路有源区的顶表面形成氧化层之前还可以沉积多晶硅层，多晶硅层可代替外围电路有源区顶表面的衬底被氧化消耗，从而可以避免由于氧化造成外围电路有源区顶表面的衬底高度降低，防止衬底被氧化后对衬底的线宽造成影响。
附图说明
[0024]一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术
人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0025]图1为本公开实施例提供的半导体结构中外围电路有源区内隔离结构示意图；
[0026]图2为本公开另一实施例提供的一种半导体结构俯视图；
[0027]图3是图2沿AA1、BB1、CC1、DD1及EE1方向的局部剖面结构示意图；
[0028]图4为本公开另一实施例提供的另一种半导体结构示意图；
[0029]图5及图6本公开又一实施例提供的一种半导体结构示意图；
[0030]图7至图15为本公开实施例提供的一种半导体结构的制作方法各步骤对应的结构示意图。
具体实施方式
[0031]由
技术介绍
可知，半导体结构中外围电路有源区的隔离结构与衬底之间会出现缺陷的问题。
[0032]具体地，参考图1，图1为半导体结构中外围电路有源区内隔离结构示意图，由于外围电路有源区内第一绝缘层1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底，所述衬底包括阵列区和外围电路有源区；第一绝缘层，所述第一绝缘层直接覆盖于所述外围电路有源区朝向所述衬底的底部与侧壁，所述第一绝缘层的顶部与所述外围电路有源区的顶表面齐平；介质层，所述介质层直接覆盖于所述第一绝缘层上，并且所述介质层的顶部低于所述外围电路有源区的顶表面；第二绝缘层，所述第二绝缘层直接覆盖于所述介质层上，所述第二绝缘层的顶部与所述外围电路有源区的顶表面齐平。2.依据权利要求1所述的半导体结构，其特征在于，在垂直于所述外围电路有源区的顶表面方向，所述介质层的顶部与所述外围电路有源区顶表面的高度差为0nm～20nm。3.依据权利要求1所述的半导体结构，其特征在于，所述外围电路有源区的顶表面具有氧化层。4.依据权利要求3所述的半导体结构，其特征在于，所述氧化层的厚度为2nm～6nm。5.依据权利要求1所述的半导体结构，其特征在于，所述介质层的材料包括：氮化硅或者碳掺杂氮化硅。6.依据权利要求1所述的半导体结构，其特征在于，所述第一绝缘层和所述第二绝缘层的材料包括：氧化硅或者碳掺杂氧化硅。7.依据权利要求1所述的半导体结构，其特征在于，还包括：隔离层，所述隔离层位于所述阵列区的表面；所述隔离层包括：依次层叠设置的第一隔离层、第二隔离层和第三隔离层，所述第一隔离层的厚度为5nm～30nm，且所述第一隔离层与所述第三隔离层的材料相同。8.依据权利要求7所述的半导体结构，其特征在于，所述第二隔离层的致密度大于所述第一隔离层的致密度和所述第三隔离层的致密度。9.一种半导体结构的制造方法，其特征在于，包括：提供衬底，所述衬底包括阵列区和外围电路有源区；在所述阵列区制备形成之前，形成第一绝缘层，所述第一绝缘层直接覆盖于所述外围电路有源区；形成介质层，所述介质层直接覆盖于所述第一绝缘层...

【专利技术属性】
技术研发人员：杨蒙蒙，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：