多沟槽型碳化硅结势垒肖特基二极管及其制备方法技术

本申请适用于微电子技术领域，提供了一种多沟槽型碳化硅结势垒肖特基二极管及其制备方法，多沟槽型碳化硅结势垒肖特基二极管中的N型外延层设在衬底层上，N型外延层上设有多个PN结沟槽，多个PN结沟槽沿横向间隔设置，相邻的两PN结沟槽之间设有多个肖特基沟槽，多个肖特基沟槽沿横向间隔设置，每个PN结沟槽的下方设有一个P型区，肖特基金属层设在N型外延层上，肖特基金属层上设有多个与PN结沟槽适配的第一凸起和多个与肖特基沟槽适配的第二凸起，每个第一凸起位于对应PN结沟槽中，每个第二凸起位于对应肖特基沟槽中。本申请的多沟槽型碳化硅结势垒肖特基二极管，可解决目前碳化硅结势垒肖特基二极管无法有效提升电流密度的问题。题。题。

【技术实现步骤摘要】
多沟槽型碳化硅结势垒肖特基二极管及其制备方法


[0001]本申请属于微电子
，尤其涉及一种多沟槽型碳化硅结势垒肖特基二极管及其制备方法。

技术介绍

[0002]碳化硅结势垒肖特基二极管是融合PN结和肖特基结的器件，其基本元胞结构是在2个PN结之间插入肖特基结，通过2个PN结夹断电场，降低肖特基结处的电场强度，使碳化硅结势垒肖特基二极管具备较低的反向恢复时间及超软的恢复特性，被广泛应用在电源领域中。随着对碳化硅结势垒肖特基二极管的需求越来越广泛，对碳化硅结势垒肖特基二极管的性能也提出了相应要求。其中，如何有效提升碳化硅结势垒肖特基二极管的电流密度是目前需要解决的一个问题。

技术实现思路

[0003]本申请实施例提供了一种多沟槽型碳化硅结势垒肖特基二极管，可以解决目前碳化硅结势垒肖特基二极管无法有效提升电流密度的问题。
[0004]第一方面，本申请实施例提供了一种多沟槽型碳化硅结势垒肖特基二极管，包括衬底层、N型外延层和肖特基金属层；
[0005]所述N型外延层设置在所述衬底层上，所述N型外延层上设置有多个PN结沟槽，多个所述PN结沟槽沿横向间隔设置，相邻的两个所述PN结沟槽之间设置有多个肖特基沟槽，多个所述肖特基沟槽沿横向间隔设置，每个所述PN结沟槽的下方设置有一个P型区，所述肖特基金属层设置在所述N型外延层上，所述肖特基金属层上设置有多个与所述PN结沟槽适配的第一凸起和多个与所述肖特基沟槽适配的第二凸起，每个所述第一凸起位于对应的所述PN结沟槽中，每个所述第二凸起位于对应的所述肖特基沟槽中。
[0006]在第一方面的一种可能的实现方式中，每个所述PN结沟槽的宽度为0.1
‑
0.5μm。
[0007]在第一方面的一种可能的实现方式中，每个所述肖特基沟槽的宽度为0.1
‑
1μm。
[0008]在第一方面的一种可能的实现方式中，每个所述PN结沟槽的深度和每个所述肖特基沟槽的深度相同。
[0009]在第一方面的一种可能的实现方式中，所述衬底层为N型掺杂的碳化硅衬底。
[0010]第二方面，本申请实施例提供了一种制备方法，应用于上述任一项所述的多沟槽型碳化硅结势垒肖特基二极管，包括
[0011]在N型外延层上沉积二氧化硅层，并对所述二氧化硅层进行光刻，得到多个二氧化硅硬掩膜；
[0012]在所述二氧化硅硬掩膜上沉积多晶硅层后，对所述多晶硅层进行刻蚀，得到多个多晶硅支撑柱；其中，相邻的两个所述二氧化硅硬掩膜之间的两个所述多晶硅支撑柱作为一个多晶单元；
[0013]清除所述二氧化硅硬掩膜后，在所述多晶硅支撑柱上沉积氮化硅，相邻的两个所
述多晶单元之间留有预设宽度的缝隙；
[0014]对所述氮化硅进行刻蚀，使所述多晶硅支撑柱的上边界暴露，得到多个氮化硅支撑柱；
[0015]清除所述多晶硅支撑柱后，以多个所述氮化硅支撑柱作掩膜版，对所述N型外延层进行刻蚀，得到多个碳化硅沟槽；
[0016]在所述碳化硅沟槽中沉积玻璃制剂后，对所述玻璃制剂进行刻蚀，使所述玻璃制剂的上边界低于所述氮化硅支撑柱的上边界或使所述玻璃制剂的上边界与所述氮化硅支撑柱的上边界齐平；
[0017]在所述玻璃制剂和所述氮化硅支撑柱上沉积光刻胶后，对所述光刻胶进行光刻，得到PN结注入区；
[0018]清除所述PN结注入区处的玻璃制剂，得到PN结沟槽；
[0019]清除所述光刻胶，在所述PN结沟槽内注入铝离子，得到P型区，所述P型区与所述N型外延层的交界面形成PN结；
[0020]清除所述氮化硅支撑柱和所述玻璃制剂，得到肖特基沟槽；
[0021]在所述N型外延层上沉积肖特基金属，得到所述多沟槽型碳化硅结势垒肖特基二极管。
[0022]在第二方面的一种可能的实现方式中，所述二氧化硅层的厚度为1
‑
3μm。
[0023]在第二方面的一种可能的实现方式中，对所述二氧化硅层进行光刻的线宽为1
‑
2μm。
[0024]在第二方面的一种可能的实现方式中，所述多晶硅层的厚度为0.1
‑
0.5μm，所述多晶硅支撑柱的宽度为0.1
‑
1μm。
[0025]在第二方面的一种可能的实现方式中，所述预设宽度为0.1
‑
0.5μm。
[0026]本申请实施例与现有技术相比存在的有益效果是：
[0027]本申请实施例提供了一种多沟槽型碳化硅结势垒肖特基二极管，其中，N型外延层设置在衬底层上，N型外延层上设置有多个PN结沟槽，多个PN结沟槽沿横向间隔设置，相邻的两个PN结沟槽之间设置有多个肖特基沟槽，多个肖特基沟槽沿横向间隔设置，每个PN结沟槽的下方设置有一个P型区，肖特基金属层设置在N型外延层上，肖特基金属层上设置有多个与PN结沟槽适配的第一凸起和多个与肖特基沟槽适配的第二凸起，每个第一凸起位于对应的PN结沟槽中并与P型区电接触，每个第二凸起位于对应的肖特基沟槽中。在两个PN结沟槽之间设置多个肖特基沟槽，当沉积肖特基金属后，在肖特基沟槽的侧壁和底壁均会形成肖特基结，增加了肖特基结的面积，提升了肖特基结的占比，有效提升了电流密度。
附图说明
[0028]为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0029]图1是本申请一实施例提供的多沟槽型碳化硅结势垒肖特基二极管的结构示意图；
[0030]图2是本申请一实施例提供的多沟槽型碳化硅结势垒肖特基二极管制备过程中的结构示意图；
[0031]图3是本申请另一实施例提供的多沟槽型碳化硅结势垒肖特基二极管制备过程中的结构示意图；
[0032]图4是本申请另一实施例提供的多沟槽型碳化硅结势垒肖特基二极管制备过程中的结构示意图；
[0033]图5是本申请另一实施例提供的多沟槽型碳化硅结势垒肖特基二极管制备过程中的结构示意图；
[0034]图6是本申请另一实施例提供的多沟槽型碳化硅结势垒肖特基二极管制备过程中的结构示意图；
[0035]图7是本申请另一实施例提供的多沟槽型碳化硅结势垒肖特基二极管制备过程中的结构示意图；
[0036]图8是本申请另一实施例提供的多沟槽型碳化硅结势垒肖特基二极管制备过程中的结构示意图；
[0037]图9是本申请另一实施例提供的多沟槽型碳化硅结势垒肖特基二极管制备过程中的结构示意图；
[0038]图10是本申请另一实施例提供的多沟槽型碳化硅结势垒肖特基二极管制备过程中的结构示意图；
[0039]图11是本申请另一实施例提供的多沟槽型碳化硅结势垒肖特基二极管制备过程中的结构示意图；
[0040]图12是本申请另一实施例提本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多沟槽型碳化硅结势垒肖特基二极管，其特征在于，包括衬底层、N型外延层和肖特基金属层；所述N型外延层设置在所述衬底层上，所述N型外延层上设置有多个PN结沟槽，多个所述PN结沟槽沿横向间隔设置，相邻的两个所述PN结沟槽之间设置有多个肖特基沟槽，多个所述肖特基沟槽沿横向间隔设置，每个所述PN结沟槽的下方设置有一个P型区，所述肖特基金属层设置在所述N型外延层上，所述肖特基金属层上设置有多个与所述PN结沟槽适配的第一凸起和多个与所述肖特基沟槽适配的第二凸起，每个所述第一凸起位于对应的所述PN结沟槽中，每个所述第二凸起位于对应的所述肖特基沟槽中。2.如权利要求1所述的多沟槽型碳化硅结势垒肖特基二极管，其特征在于，每个所述PN结沟槽的宽度为0.1
‑
0.5μm。3.如权利要求1
‑
2任一项所述的多沟槽型碳化硅结势垒肖特基二极管，其特征在于，每个所述肖特基沟槽的宽度为0.1
‑
1μm。4.如权利要求1
‑
2任一项所述的多沟槽型碳化硅结势垒肖特基二极管，其特征在于，每个所述PN结沟槽的深度和每个所述肖特基沟槽的深度相同。5.如权利要求1
‑
2任一项所述的多沟槽型碳化硅结势垒肖特基二极管，其特征在于，所述衬底层为N型掺杂的碳化硅衬底。6.一种制备方法，应用于权利要求1
‑
5任一项所述的多沟槽型碳化硅结势垒肖特基二极管，其特征在于，包括在N型外延层上沉积二氧化硅层，并对所述二氧化硅层进行光刻，得到多个二氧化硅硬掩膜；在所述二氧化硅硬掩膜上沉积多晶硅层后，对所述多晶硅层进行刻蚀，得到多...

【专利技术属性】
技术研发人员：张益鸣，刘杰，
申请(专利权)人：深圳芯能半导体技术有限公司，
类型：发明
国别省市：