测试电路制造技术

本申请提供一种测试电路。该电路包括：输入端、处理电路和输出端，输入端用于接收输入信号，输入信号包括用于指示测试目标电路模块的测试命令和目标电路模块的地址，处理电路用于根据测试命令和目标电路模块的地址确定测试模式信号，测试模式信号携带测试类型，测试模式信号用于触发目标电路模块进行与测试类型对应的测试，输出端用于根据目标电路模块的地址将测试模式信号发送至目标电路模块。从而，可实现向存储器芯片内不同的电路模块准确地传送测试模式信号。地传送测试模式信号。地传送测试模式信号。

【技术实现步骤摘要】
测试电路


[0001]本申请涉及集成电路
，尤其涉及一种测试电路。

技术介绍

[0002]通常，为提高存储器芯片(也称为集成电路)的可靠性，存储器芯片在出厂之前需要进行一系列测试，例如测试存储器芯片的功能和时序，测试存储器芯片内的电压产生模块产生的电压是否准确等，以及通过测试存储器芯片内的部分电路进行电压或电阻修调等。
[0003]上述测试均需要发送相应的测试模式信号至存储器芯片内的电路模块，以触发电路模块进行测试，而存储器芯片内的电路模块的数量较多，不同的电路模块的测试模式信号也不同，如何向不同的电路模块准确地传送测试模式信号，是亟需解决的问题。

技术实现思路

[0004]本申请提供一种测试电路，以解决如何向存储器芯片内不同的电路模块准确地传送测试模式信号的问题。
[0005]第一方面，本申请提供一种测试电路，包括：
[0006]输入端、处理电路和输出端；
[0007]所述输入端用于接收输入信号，所述输入信号包括用于指示测试目标电路模块的测试命令和所述目标电路模块的地址；
[0008]所述处理电路，用于根据所述测试命令和所述目标电路模块的地址确定测试模式信号，所述测试模式信号携带测试类型，所述测试模式信号用于触发所述目标电路模块进行与所述测试类型对应的测试；
[0009]所述输出端，用于根据所述目标电路模块的地址将所述测试模式信号发送至所述目标电路模块。
[0010]可选的，所述处理电路包括：
[0011]第一地址锁存器、命令逻辑电路和第二地址锁存器；
[0012]所述第一地址锁存器，用于接收第一内部地址，并输出第一内部延迟地址；
[0013]所述命令逻辑电路，用于接收所述测试命令和第二内部地址，并输出测试模式命令；
[0014]所述第二地址锁存器，用于接收第三内部地址和所述测试模式命令，并输出第三内部延迟地址。
[0015]可选的，所述处理电路还包括：
[0016]控制逻辑电路、测试译码电路和从属锁存器；
[0017]所述控制逻辑电路，用于接收所述第一内部延迟地址和所述测试模式命令，并输出测试模式使能主动信号和测试模式使能从属信号；
[0018]所述测试译码电路，用于接收所述第一内部延迟地址和所述第三内部延迟地址，
并输出译码信号；
[0019]所述从属锁存器，用于接收所述第三内部地址和所述测试模式使能从属信号，并输出从属地址。
[0020]可选的，所述处理电路还包括：
[0021]自测试电路，用于接收所述测试模式使能主动信号、所述从属地址和所述译码信号，并输出所述测试模式信号至所述目标电路模块。
[0022]可选的，所述命令逻辑电路用于：
[0023]在所述第二内部地址的值为预设值时，根据所述测试命令产生所述测试模式命令。
[0024]可选的，所述控制逻辑电路用于：
[0025]在所述第一内部延迟地址的值为第一值时，与所述测试模式命令进行逻辑运算产生所述测试模式使能主动信号；
[0026]在所述第一内部延迟地址的值为第二值时，与所述测试模式命令进行逻辑运算产生所述测试模式使能从属信号。
[0027]可选的，所述测试译码电路包括多个译码器。
[0028]可选的，所述译码器包括3
‑
8译码器。
[0029]可选的，所述控制逻辑电路包括第一与非门、第一反相器、第二与非门、第二反相器、第三与非门和第三反相器；
[0030]所述第一与非门的输出端与所述第一反相器的输入端连接，所述第二与非门的输出端与所述第二反相器的输入端连接，所述第三与非门的输出端与所述第三反相器的输入端连接；
[0031]所述第一与非门用于接收所述第一内部延迟地址，并输出第一信号；
[0032]所述第一反相器用于接收所述第一信号，并输出第二信号；
[0033]所述第二与非门用于接收所述第一信号和所述测试模式命令，并输出第三信号；
[0034]所述第二反相器用于接收所述第三信号，并输出所述测试模式使能主动信号；
[0035]所述第三与非门用于接收所述第二信号和所述测试模式命令，并输出第四信号；
[0036]所述第三反相器用于接收所述第四信号，并输出所述测试模式使能从属信号。
[0037]可选的，所述自测试电路包括第一测试子电路，所述第一测试子电路包括第一逻辑控制子电路和第一锁存器组，所述第一逻辑控制子电路与所述第一锁存器组连接，所述第一锁存器组的每一个锁存器对应一个所述测试模式信号。
[0038]可选的，所述第一逻辑控制子电路的输入端连接所述控制逻辑电路的输出端、所述测试译码电路的输出端和所述从属锁存器的输出端；
[0039]所述第一逻辑控制子电路用于根据所述测试模式使能主动信号和所述译码信号进行逻辑运算，产生时钟信号并输出所述时钟信号至所述第一锁存器组。
[0040]可选的，所述第一锁存器组用于接收所述从属地址和所述时钟信号，根据所述从属地址和所述时钟信号确定所述测试模式信号，并输出所述测试模式信号至所述目标电路模块。
[0041]可选的，所述第一逻辑控制子电路包括第一P型晶体管、第一N型晶体管、第二N型晶体管、第三N型晶体管和第四N型晶体管；
[0042]所述第一P型晶体管的控制端与所述控制逻辑电路的输出端连接，所述第一P型晶体管的第一端连接电源端，所述第一P型晶体管的第二端连接所述第一锁存器组的输入端和所述第一N型晶体管的第一端；
[0043]所述第一N型晶体管的控制端、所述第二N型晶体管的控制端和所述第三N型晶体管的控制端均与所述测试译码电路的输出端连接；
[0044]所述第一N型晶体管的第二端与所述第二N型晶体管的第一端连接，所述第二N型晶体管的第二端与所述第三N型晶体管的第一端连接，所述第三N型晶体管的第二端与所述第四N型晶体管的第一端连接；
[0045]所述第四N型晶体管的控制端与所述控制逻辑电路的输出端连接，所述第四N型晶体管的第一端与所述第三N型晶体管的第二端连接，所述第四N型晶体管的第二端连接接地端。
[0046]可选的，所述第一内部地址为2比特，所述第二内部地址为1比特，所述第三内部地址为7比特。
[0047]第二方面，本申请提供一种存储器，包括控制电路、至少一个电路模块和第一方面或第一方面任一种可能的实施方式中所述的测试电路；
[0048]所述控制电路用于向所述测试电路发送所述输入信号；
[0049]所述测试电路用于接收所述输入信号，并根据所述输入信号向所述至少一个电路模块中的一个电路模块发送所述测试模式信号。
[0050]本申请提供的测试电路，包括输入端、处理电路和输出端，输入端接收包括用于指示测试目标电路模块的测试命令和目标电路模块的地址的输入信号，处理电路根据测试命令和目标电路模块的地址确定测试模式信号，所确定出的测试模式信号用于触发目标电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种测试电路，其特征在于，包括：输入端、处理电路和输出端；所述输入端用于接收输入信号，所述输入信号包括用于指示测试目标电路模块的测试命令和所述目标电路模块的地址；所述处理电路，用于根据所述测试命令和所述目标电路模块的地址确定测试模式信号，所述测试模式信号携带测试类型，所述测试模式信号用于触发所述目标电路模块进行与所述测试类型对应的测试；所述输出端，用于根据所述目标电路模块的地址将所述测试模式信号发送至所述目标电路模块。2.根据权利要求1所述的测试电路，其特征在于，所述处理电路包括：第一地址锁存器、命令逻辑电路和第二地址锁存器；所述第一地址锁存器，用于接收第一内部地址，并输出第一内部延迟地址；所述命令逻辑电路，用于接收所述测试命令和第二内部地址，并输出测试模式命令；所述第二地址锁存器，用于接收第三内部地址和所述测试模式命令，并输出第三内部延迟地址。3.根据权利要求2所述的测试电路，其特征在于，所述处理电路还包括：控制逻辑电路、测试译码电路和从属锁存器；所述控制逻辑电路，用于接收所述第一内部延迟地址和所述测试模式命令，并输出测试模式使能主动信号和测试模式使能从属信号；所述测试译码电路，用于接收所述第一内部延迟地址和所述第三内部延迟地址，并输出译码信号；所述从属锁存器，用于接收所述第三内部地址和所述测试模式使能从属信号，并输出从属地址。4.根据权利要求3所述的测试电路，其特征在于，所述处理电路还包括：自测试电路，用于接收所述测试模式使能主动信号、所述从属地址和所述译码信号，并输出所述测试模式信号至所述目标电路模块。5.根据权利要求4所述的测试电路，其特征在于，所述命令逻辑电路用于：在所述第二内部地址的值为预设值时，根据所述测试命令产生所述测试模式命令。6.根据权利要求4所述的测试电路，其特征在于，所述控制逻辑电路用于：在所述第一内部延迟地址的值为第一值时，与所述测试模式命令进行逻辑运算产生所述测试模式使能主动信号；在所述第一内部延迟地址的值为第二值时，与所述测试模式命令进行逻辑运算产生所述测试模式使能从属信号。7.根据权利要求4所述的测试电路，其特征在于，所述测试译码电路包括多个译码器。8.根据权利要求7所述的测试电路，其特征在于，所述译码器包括3
‑
8译码器。9.根据权利要求4所述的测试电路，其特征在于，所述控制逻辑电路包括第一与非门、第一反相器、第二与非门、第二反相器、第三与非门和第三反相器；所述第一与非门的输出端与所述第一反相器的输入端连接，所述第二与非门的输出端与所述第二反相器的输入端连接，所述第三与非门的输出端与所述第三反相器的输入端连
接；所述第一与非门用于接收所述第一内部延迟地址，并...

【专利技术属性】
技术研发人员：李敏娜，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：