具有测试功能的存储器及其测试方法技术

本发明专利技术提供一种具有测试功能的存储器及其测试方法。存储器包含：存储器阵列，具有存储器单元、分成偶数群组及奇数群组的输入缓冲器以及分成偶数群组及奇数群组的输出缓冲器；至少两个数据输入接垫，分别地经由偶数输入缓冲器及奇数输入缓冲器将测试数据提供至存储器单元；第一逻辑门及第二逻辑门，分别地对偶数输出缓冲器及奇数输出缓冲器的输出执行第一逻辑操作；第三逻辑门，对第一逻辑门及第二逻辑门的输出执行第二逻辑操作；以及至少一个数据输出接垫，耦接至用于提供存储器单元的测试结果的第三逻辑门的输出。结果的第三逻辑门的输出。结果的第三逻辑门的输出。

【技术实现步骤摘要】
具有测试功能的存储器及其测试方法


[0001]本专利技术涉及一种存储器，且特别涉及一种具有测试功能的存储器及其测试方法。

技术介绍

[0002]随着半导体存储器进展的发展，I/O端口的数目显著增加。所谓的极多I/O(hyper multi
‑
I/O，例如512I/O、1024I/O)存储器，例如DRAM，其可具有较大数目(诸如512、1024或更多)的I/O端口。此类存储器是在芯片上的逻辑与存储器之间实现极高带宽的非常有效解决方案。
[0003]然而，另一方面，测试极多I/O DRAM是极困难的，这是因为自动测试设备(Automatic Test Equipment；ATE)通常具有有限的I/O驱动器
‑
比较器资源，且探针卡也是只具有有限的探针资源。就在同一晶粒上的DRAM及逻辑区而言，通常不存在用于I/O的其他接垫(pad)，因此放置过多用于测试的接垫并不现实。
[0004]因此，测试极多I/O DRAM及修复有缺陷的存储器单元对于提高良率是非常重要的。需要开发一种存储器构成及能够减少用于测试的输入接垫及输出接垫的测试方法。

技术实现思路

[0005]根据本专利技术的一个实施例，提供一种具有测试功能的存储器。所述存储器包括存储器阵列、至少两个数据输入接垫、第一逻辑门、第二逻辑门、第三逻辑门以及至少一个数据输出接垫。所述存储器阵列具有存储器单元、多个输入缓冲器以及多个输出缓冲器，其中所述多个输入缓冲器分成偶数输入缓冲器及奇数输入缓冲器，且所述多个输出缓冲器分成偶数输出缓冲器及奇数输出缓冲器。所述至少两个数据输入接垫在测试写入模式下分别地经由所述偶数输入缓冲器及所述奇数输入缓冲器将测试数据提供至所述存储器单元。所述第一逻辑门在测试读取模式下对所述偶数输出缓冲器的输出执行第一逻辑操作。所述第二逻辑门在所述测试读取模式下对所述奇数输出缓冲器的输出执行所述第一逻辑操作。所述第三逻辑门对所述第一逻辑门及所述第二逻辑门的输出执行第二逻辑操作。所述至少一个数据输出接垫，耦接至用于提供所述存储器单元的测试结果的所述第三逻辑门的输出。
[0006]根据一个实施例，所述第一逻辑门及所述第二逻辑门可为异或(XOR)门，且所述第三逻辑门可为或非(NOR)门。
[0007]根据一个实施例，所述存储器阵列可还包括设置成矩阵形式的多个子阵列。所述多个子阵列中的每一个可包括分成多条偶数位线及多条奇数位线的多条位线。所述偶数位线与所述奇数位线可彼此交错。来自所述偶数输入缓冲器的所述测试数据经由所述偶数位线写入至所述存储器单元中，且来自所述奇数输入缓冲器的所述测试数据经由所述奇数位线写入至所述存储器单元中。
[0008]根据一个实施例，所述多个子阵列中的每一个可还包括经由相应感测放大器连接至所述偶数位线的第一组局部I/O线；经由相应感测放大器连接至所述奇数位线的第二组局部I/O线；以及与所述第一组局部I/O线及所述第二组局部I/O线相交的一组主I/O线。
[0009]根据一个实施例，所述一组主I/O线的数目可等于所述第一组局部I/O线及所述第二组局部I/O线的数目。
[0010]根据一个实施例，所述多个子阵列中的每一个可还包括用于替换所述子阵列中的有缺陷的位线的预定数目的备用位线。在一个实施例中，一旦检测到所述子阵列中的所述有缺陷的位线，则可用所述位线替换所有所述预定数目的备用位线。
[0011]根据一个实施例，所述存储器可为极多I/O半导体存储器。在一个实施例中，所述极多I/O半导体存储器为极多I/O DRAM。
[0012]根据本专利技术的另一实施例，提供一种用于测试存储器的方法，其中所述存储器具有存储器阵列，所述存储器阵列具有多个偶数输入缓冲器及奇数输入缓冲器以及多个偶数输出缓冲器及奇数输出缓冲器。所述方法包括：经由至少两个数据输入接垫经由所述多个偶数输入缓冲器及奇数输入缓冲器，将测试数据写入至受测试存储器的存储器单元中；经由所述多个偶数输出缓冲器及奇数输出缓冲器，自所述存储器单元读取所述测试数据；对所述多个偶数输出缓冲器的输出执行第一逻辑操作以获得第一逻辑值且对所述多个奇数输出缓冲器的输出执行第一逻辑操作以获得第二逻辑值；对所述第一逻辑值及所述第二逻辑值执行第二逻辑操作以在至少一个数据输出接垫上输出第三逻辑值；以及基于所述第三逻辑值来判定是否所述存储器单元为有缺陷的抑或无缺陷的。
[0013]根据一个实施例，在上述方法中，来自所述至少两个数据输入接垫中的一个的所述测试数据可连续地突发写入至所述偶数输入缓冲器中，且来自所述至少两个数据输入接垫中的另一个的所述测试数据连续地突发写入至所述奇数输入缓冲器中。
[0014]根据一个实施例，在上述方法中，所述第一逻辑操作可为异或，且所述第二逻辑操作可为或非。
[0015]根据一个实施例，在上述方法中，所述存储器阵列可还包括设置成矩阵形式的多个子阵列，且所述多个子阵列中的每一个包括分成多条偶数位线及多条奇数位线的多条位线。所述方法可还包括：经由所述偶数位线将所述测试数据自所述偶数输入缓冲器写入至所述存储器单元，且经由所述奇数位线将所述测试数据自所述奇数输入缓冲器写入至所述存储器单元。
[0016]根据一个实施例，在上述方法中，所述多个子阵列中的每一个可还包括预定数目的备用位线，且所述方法包括：用所述预定数目的备用位线替换所述子阵列中的有缺陷的位线。
[0017]根据一个实施例，在上述方法中，一旦检测到所述子阵列中的所述有缺陷的位线，则可用所述位线替换所有所述预定数目的备用位线。
[0018]根据一个实施例，在上述方法中，所述存储器可为极多I/O半导体存储器。根据一个实施例，所述极多I/O半导体存储器可为极多I/O DRAM。
[0019]如所描述，存储器阵列的I/O缓冲器分成偶数群组及奇数群组，且提供至少两个数据输入接垫以及至少一个数据输出接垫以供测试。以此方式，用于极多I/O存储器的测试可容易地且可能地利用较少测试I/O接垫实施。此外，在不增加存储器配置的复杂度的情况下，可藉由提供逻辑门来完成测试。在不放置过多用于测试存储器的接垫的情况下，方法及电路可容易地应用于具有超大量I/O的存储器配置。
附图说明
[0020]图1绘示根据本专利技术的实施例的用于简要描述的极多I/O DRAM的实例。
[0021]图2A及图2B绘示用于存储器的连续突发写入及突发读取操作的示意性时序图。
[0022]图3A绘示图1中的存储器阵列的部分。
[0023]图3B绘示图3A中所示的存储器阵列的子阵列。
[0024]图3C绘示图3B中所示的子阵列的部分。
[0025]图3D绘示图3C的变化例。
[0026]图4绘示根据本专利技术的实施例的I/O缓冲器构成。
[0027]图5A至图5C绘示根据本专利技术的实施例的用于执行测试模式写入的概念图。
[0028]图6A至图6C绘示根据本专利技术的实施例的用于执行测试模式读取的概念图。
...

【技术保护点】

【技术特征摘要】
1.一种具有测试功能的存储器，包括：存储器阵列，具有存储器单元及多个输入缓冲器以及多个输出缓冲器，其中所述多个输入缓冲器分成偶数输入缓冲器及奇数输入缓冲器，且所述多个输出缓冲器分成偶数输出缓冲器及奇数输出缓冲器；至少两个数据输入接垫，在测试写入模式下分别地经由所述偶数输入缓冲器及所述奇数输入缓冲器将测试数据提供至所述存储器单元；第一逻辑门，在测试读取模式下对所述偶数输出缓冲器的输出执行第一逻辑操作；第二逻辑门，在所述测试读取模式下对所述奇数输出缓冲器的输出执行所述第一逻辑操作；及第三逻辑门，对所述第一逻辑门及所述第二逻辑门的输出执行第二逻辑操作；以及至少一个数据输出接垫，耦接至用于提供所述存储器单元的测试结果的所述第三逻辑门的输出。2.如权利要求1所述的具有测试功能的存储器，其中所述第一逻辑门及所述第二逻辑门为异或(XOR)门，且所述第三逻辑门为或非(NOR)门。3.如权利要求1所述的具有测试功能的存储器，其中所述存储器阵列还包括多个子阵列，设置成矩阵形式的，及所述多个子阵列中的每一个包括多条位线，所述多条位线分成多条偶数位线及多条奇数位线，所述偶数位线与所述奇数位线彼此交错，以及来自所述偶数输入缓冲器的所述测试数据经由所述偶数位线写入至所述存储器单元中，且来自所述奇数输入缓冲器的所述测试数据经由所述奇数位线写入至所述存储器单元中。4.如权利要求3所述的具有测试功能的存储器，其中所述多个子阵列中的每一个还包括：第一组局部I/O线，经由相应感测放大器连接至所述偶数位线；第二组局部I/O线，经由相应感测放大器连接至所述奇数位线；以及一组主I/O线，与所述第一组局部I/O线及所述第二组局部I/O线相交。5.如权利要求4所述的具有测试功能的存储器，其中所述一组主I/O线的数目等于所述第一组局部I/O线及所述第二组局部I/O线的数目。6.如权利要求3所述的具有测试功能的存储器，其中所述多个子阵列中的每一个还包括用于替换所述子阵列中的有缺陷的位线的预定数目的备用位线。7.如权利要求6所述的具有测试功能的存储器，一旦检测到所述子阵列中的所述有缺陷的位线，则用所述位线替换所有所述预定数目的备用位线。8.如权利要求1所述的具有测试功能的存储器，其中所述存储器为极多I/O半导体存储器。9.如权利要求8所述的具有测试功能的存...

【专利技术属性】
技术研发人员：小西康弘，
申请(专利权)人：力晶积成电子制造股份有限公司，
类型：发明
国别省市：