掩膜版版图和存储器制造技术

一种掩膜版版图和存储器，掩膜版版图包括：第一互连线版图，包括第一层互连线图形，第一层互连线图形包括沿行方向延伸且沿列方向平行排列的第一子互连线图形和第二子互连线图形，还包括位于第一子互连线图形和第二子互连线图形之间的第三子互连线图形，第一子互连线图形和第二子互连线图形作为位线；通孔版图，包括通孔图形，位于第三子互连线图形中；第二互连线版图，包括多个第二层互连线图形，第二层互连线图形包括沿列方向延伸的第四子互连线图形，第四子互连线图形位于第三子互连线图形上且覆盖通孔图形，第四子互连线图形沿列方向单向延伸至第一子互连线图形或第二子互连线图形上，第三子互连线图形作为地线。本发明专利技术提高存储器的读写速度。明提高存储器的读写速度。明提高存储器的读写速度。

【技术实现步骤摘要】
掩膜版版图和存储器


[0001]本专利技术实施例涉及集成电路制造领域，尤其涉及一种掩膜版版图和存储器。

技术介绍

[0002]在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑器件、存储器和模拟电路，存储器在集成电路产品中占了相当大的比例。其中，由于静态随机存储器(Static Random Access Memory，SRAM)具有低功耗和较快工作速度等优点，使得SRAM受到越来越多的关注。
[0003]参考图1，图1是一种存储单元的电路示意图，以单端口静态随机存取存储器(single
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port SRAM，SP
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SRAM)为例，SP
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SRAM即为6T SRAM，包括6个MOS晶体管，其中包括上拉晶体管(PU1、PU2)、下拉晶体管(PD1、PD2)、以及传输门晶体管(PG1、PG2)，还包括位线(BL、BLB)和字线(WL)。其中，上拉晶体管PU1与下拉晶体管PD1构成第一反相器101，上拉晶体管PU2与下拉晶体管PD2构成第二反相器102，第一反相器101与第二反相器102交叉耦合，上拉晶体管PU1和PU2的源极连接至电源电压Vdd，下拉晶体管PD1和PD2的源极接地Vss。传输门晶体管PG1和PG2分别连接至位线BL和位线BLB，用于输入来自位线的数据输入信号，传输门晶体管PG1的栅极与一条字线WL相连，传输门晶体管PG2的栅极与另一条字线WL相连。

技术实现思路

[0004]本专利技术实施例解决的问题是提供一种掩膜版版图和存储器，提高存储器的读写速度。
[0005]为解决上述问题，本专利技术实施例提供一种掩膜版版图，所述掩膜版版图包括存储阵列区，所述掩膜版版图包括：第一互连线版图，包括多个第一层互连线图形，在所述存储阵列区中，所述第一层互连线图形包括沿行方向延伸且沿列方向平行排列的第一子互连线图形和第二子互连线图形，还包括位于所述第一子互连线图形和第二子互连线图形之间的第三子互连线图形，所述第一子互连线图形和第二子互连线图形均用于作为位线，所述第三子互连线图形用于与地线相连，所述行方向和列方向相垂直；通孔版图，包括多个通孔图形，在所述存储阵列区中，所述通孔图形位于所述第三子互连线图形中；第二互连线版图，包括多个第二层互连线图形，在所述存储阵列区中，所述第二层互连线图形包括沿所述列方向延伸的第四子互连线图形，所述第四子互连线图形位于所述第三子互连线图形上且覆盖所述第三子互连线图形中的通孔图形，所述第四子互连线图形沿所述列方向单向延伸至所述第一子互连线图形或第二子互连线图形上，所述第三子互连线图形用于作为地线。
[0006]相应的，本专利技术实施例还提供一种存储器，包括：基底，包括存储阵列区；多个第一层互连线，位于所述基底上，在所述存储阵列区中，所述第一层互连线包括沿行方向延伸且沿列方向平行排列的第一子互连线和第二子互连线，还包括位于所述第一子互连线和第二子互连线之间的第三子互连线，所述第一子互连线和第二子互连线均用于作为位线，所述第三子互连线用于与地线相连，所述行方向和列方向相垂直；多个导电通孔结构，位于所述
第一层互连线顶部且与所述第一层互连线相连，在所述存储阵列区中，所述导电通孔结构位于所述第三子互连线的顶部；多个第二层互连线，位于所述导电通孔结构的顶部，在所述存储阵列区中，所述第二层互连线包括沿所述列方向延伸的第四子互连线，所述第四子互连线位于所述第三子互连线上方且与位于所述第三子互连线图顶部的导电通孔结构相连，所述第四子互连线沿所述列方向单向延伸至所述第一子互连线或第二子互连线上方，所述第三子互连线用于作为地线。
[0007]与现有技术相比，本专利技术实施例的技术方案具有以下优点：
[0008]本专利技术实施例提供的掩膜版版图中，第一层互连线图形包括位于存储阵列区中的第一子互连线图形和第二子互连线图形，还包括位于第一子互连线图形和第二子互连线图形之间的第三子互连线图形，第一子互连线图形和第二子互连线图形均用于作为位线，第三子互连线图形用于与地线相连，第二层互连线图形包括沿列方向延伸的第四子互连线图形，所述第四子互连线图形位于第三子互连线图形上且覆盖第三子互连线图形中的通孔图形，所述第四子互连线图形沿所述列方向单向延伸至第一子互连线图形或第二子互连线图形上，所述第三子互连线图形用于作为地线；其中，与第四子互连线图形沿列方向向两侧延伸至第一子互连线图形和第二子互连线图形上的方案相比，本专利技术实施例中的地线仅与一个位线相交，这减小了位线的电容，从而提高存储器的读写速度。
[0009]本专利技术实施例提供的存储器中，第一层互连线包括位于存储阵列区中的第一子互连线和第二子互连线，还包括位于第一子互连线和第二子互连线之间的第三子互连线，所述第一子互连线和第二子互连线均用于作为位线，所述第三子互连线用于与地线相连，存储阵列区中的第二层互连线包括沿列方向延伸的第四子互连线，第四子互连线位于第三子互连线上方且与位于第三子互连线顶部的导电通孔结构相连，第四子互连线沿列方向单向延伸至第一子互连线或第二子互连线上方，第三子互连线用于作为地线；其中，与第四子互连线沿列方向向两侧延伸至第一子互连线和第二子互连线上的方案相比，本专利技术实施例中的地线仅与一个位线相交，这减小了位线的电容，从而提高存储器的读写速度。
附图说明
[0010]图1是一种存储单元的电路示意图；
[0011]图2是一种存储器对应的掩膜版版图的示意图；
[0012]图3是图2中虚线框所示区域的电容构成示意图；
[0013]图4是本专利技术掩膜版版图一实施例的示意图；
[0014]图5是图4中虚线框所示区域的电容构成示意图；
[0015]图6是本专利技术存储器一实施例的俯视图。
具体实施方式
[0016]目前，存储器的读写速度仍有待提高。其中，随着器件特征尺寸的不断减小，位线电容对存储器的读写速度的影响相应变大。
[0017]但是，经研究发现，根据目前的版图设计，位线的电容较大，从而导致存储器的读写速度。
[0018]参考图2，图2是一种存储器对应的掩膜版版图的示意图。现结合一种掩膜版版图
分析字线较大的原因。
[0019]如图2所示，所述掩膜版版图包括：第一互连线版图(未标示)，包括多个第一层互连线图形10，第一层互连线图形10包括沿行方向(如图2中x方向所示)延伸且沿列方向(如图2中y方向所示)平行排列的第一子互连线图形11B和第二子互连线图形12B，还包括位于第一子互连线图形11B和第二子互连线图形12B之间的第三子互连线图形13S，第一子互连线图形11B和第二子互连线图形12B均用于作为位线(BL)，第三子互连线图形13S用于与地线(VSS)相连，所述行方向和列方向相垂直；通孔版图(未标示)，包括多个通孔图形20，所述通孔图形20位于第三子互连线图形13S中；第二互连线版图(未标示)，包括第二层互连线图形(未标示)，所述第二层互连线图形包括沿所述列方向延伸的第四子互连线图形30S，所述第四本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种掩膜版版图，所述掩膜版版图包括存储阵列区，其特征在于，所述掩膜版版图包括：第一互连线版图，包括多个第一层互连线图形，在所述存储阵列区中，所述第一层互连线图形包括沿行方向延伸且沿列方向平行排列的第一子互连线图形和第二子互连线图形，还包括位于所述第一子互连线图形和第二子互连线图形之间的第三子互连线图形，所述第一子互连线图形和第二子互连线图形均用于作为位线，所述第三子互连线图形用于与地线相连，所述行方向和列方向相垂直；通孔版图，包括多个通孔图形，在所述存储阵列区中，所述通孔图形位于所述第三子互连线图形中；第二互连线版图，包括多个第二层互连线图形，在所述存储阵列区中，所述第二层互连线图形包括沿所述列方向延伸的第四子互连线图形，所述第四子互连线图形位于所述第三子互连线图形上且覆盖所述第三子互连线图形中的通孔图形，所述第四子互连线图形沿所述列方向单向延伸至所述第一子互连线图形或第二子互连线图形上，所述第四子互连线图形用于作为地线。2.如权利要求1所述的掩膜版版图，其特征在于，所述行方向上的相邻两个第四子互连线图形，沿所述列方向分别向相反方向延伸至所述第一子互连线图形和第二子互连线图形上。3.如权利要求1所述的掩膜版版图，其特征在于，所述第四子互连线图形沿所述列方向的长度大于或等于设计规则中的最小长度。4.如权利要求1或3所述的掩膜版版图，其特征在于，在所述存储阵列区中，所述第一层互连线图形还包括沿所述行方向延伸且在所述列方向上与所述第一子互连线图形和第二子互连线图形平行排列的第五子互连线图形，所述第五子互连线图形分别位于所述第一子互连线图形远离所述第三子互连线图形的一侧、以及所述第二子互连线图形远离所述第三子互连线图形的一侧，所述第五子互连线图形用于作为电源线；所述第四子互连线图形沿所述列方向单向延伸至与所述第一子互连线图形相邻的第五子互连线图形上，或者单向延伸至与所述第二子互连线图形相邻的第五子互连线图形上，且所述第四子互连线图形与所述第五子互连线图形部分重叠。5.如权利要求1所述的掩膜版版图，其特征在于，单向延伸至所述第一子互连线图形上的所述第四子互连线图形还反向延伸至所述第三子互连线图形和第二子互连线图形之间；单向延伸至所述第二子互连线图形上的所述第四子互连线图形还反向延伸至所述第三子互连线图形和第一子互连线图形之间。6.权利要求5所述的掩膜版版图，其特征在于，所述反向延伸的终止位置为所述第三子互连线图形和第二子互连线图形的中间位置处，或者为所述第三子互连线图形和第一子互连线图形的中间位置处。7.如权利要求1所述的掩膜版版图，其特征在于，在所述存储阵列区中，所述第一层互连线图形还包括在所述行方向上位于所述第三子互连线图形两侧的第六子互连线图形，所述第六子互连线图形和第三子互连线图形沿所述行方向平行排列；所述通孔图形分别位于所述第三子互连线图形和第六子互连线图形中；在所述存储阵列区中，所述第二层互连线图形还包括沿所述列方向延伸、且在所述行
方向上位于所述第四子互连线图形两侧的第七子互连线图形，所述第七子互连线图形位于所述第六子互连线图形上且覆盖所述第六子互连线图形中的通孔图形，所述第七子互连线图形用于作为字线。8.如权利要求1所述的掩膜版版图，其特征在于，所述存储阵列区包括多个呈矩阵排布的存储单元区...

【专利技术属性】
技术研发人员：方佳斌，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：