掩膜版版图、存储单元结构和存储器制造技术

一种掩膜版版图、存储单元结构和存储器，掩膜版版图包括：栅极版图，包括位于单元区中的栅极图形，沿第一方向延伸并沿第二方向排列，第一区域和第二区域中的栅极图形分别沿第一方向延伸至相邻端口连接区中；插塞版图，包括位于端口连接区的第一字线插塞图形和第二字线插塞图形，分别位于第一传输门晶体管和第三传输门晶体管对应的栅极图形上、以及第二传输门晶体管和第四传输门晶体管对应的栅极图形上，同一端口连接区中的第一字线插塞图形和第二字线插塞图形在第二方向上位置错开；互连线版图，包括位于端口连接区且连接第一字线插塞图形的第一子互连线图形和连接第二字线插塞图形的第二子互连线图。本发明专利技术增大形成字线的工艺窗口。的工艺窗口。的工艺窗口。

Mask layout, memory cell structure and memory

【技术实现步骤摘要】
掩膜版版图、存储单元结构和存储器


[0001]本专利技术实施例涉及集成电路制造领域，尤其涉及一种掩膜版版图、存储单元结构和存储器。

技术介绍

[0002]随着数字集成电路的不断发展，片上集成的存储器己经成为数字系统中重要的组成部分。静态随机存取存储器(static random access memory，SRAM)以其低功耗、高速的优点成为片上存储器中不可或缺的重要组成部分。SRAM只要为其供电即可保存数据，无需不断对其进行刷新。
[0003]单端口静态随机存取存储器(single
‑
port SRAM，SP
‑
SRAM)，是仅具有一个存取端口的静态随机存取存储器。由于仅具有一个端口，单端口静态随机存取存储器一次仅能提供一个存储器访问操作。双端口静态随机存取存储器(dual
‑
port SRAM，DP
‑
SRAM)具有两个端口，与SP
‑
SRAM相比，DP
‑
SRAM的每个端口都可以进行读操作或写操作，从而能够提供更多的内存带宽。因此，DP
‑
SRAM在高速通信和图像处理等高速数据交换系统中得到广泛应用，目前对于DP
‑
SRAM的需求也不断增加。
[0004]一个DP
‑
SRAM单元包括8个MOS晶体管(即8T SRAM)，其中包括4个传输门晶体管，且两个传输门晶体管构成所述DP
‑
SRAM的第一端口，剩余两个传输门晶体管构成所述DP
‑
SRAM的第二端口，第一端口对应的两个传输门晶体管的栅极结构与一条字线(world line，WL)相连，第二端口对应的两个传输门晶体管的栅极结构与另一条字线相连。

技术实现思路

[0005]本专利技术实施例解决的问题是提供一种掩膜版版图、存储单元结构和存储器，增大形成字线的工艺窗口。
[0006]为解决上述问题，本专利技术实施例提供一种掩膜版版图，所述掩膜版版图包括沿第一方向延伸且用于形成双端口存储单元的单元区，所述单元区包括有源区、以及在所述第一方向上位于所述有源区两侧的端口连接区，所述有源区包括在所述第一方向上分别位于所述有源区两端并相间隔的第一区域和第二区域，所述第一区域用于形成第一传输门晶体管和第二传输门晶体管，所述第二区域用于形成第三传输门晶体管和第四传输门晶体管，所述第一传输门晶体管和第三传输门晶体管用于构成所述双端口存储单元的第一端口，所述第二传输门晶体管和第四传输门晶体管用于构成所述双端口存储单元的第二端口；其中，所述掩膜版版图包括：栅极版图，包括位于所述单元区中的多个栅极图形，所述栅极图形沿所述第一方向延伸并沿第二方向排列，所述第一方向和第二方向相垂直，所述第一区域和第二区域中的栅极图形相间隔，且所述第一区域和第二区域中的所述栅极图形均分别所述第一方向延伸至相邻的所述端口连接区中；插塞版图，包括多个插塞图形，所述插塞图形包括位于所述端口连接区的第一字线插塞图形和第二字线插塞图形，所述第一字线插塞图形位于所述第一传输门晶体管和第三传输门晶体管对应的栅极图形上，所述第二字线插
塞图形位于所述第二传输门晶体管和第四传输门晶体管对应的栅极图形上，在同一所述端口连接区中，所述第一字线插塞图形和第二字线插塞图形在所述第二方向上错开排列；互连线版图，包括位于所述端口连接区的互连线图形，所述互连线图形沿所述第二方向延伸并沿所述第一方向排列，所述互连线图形包括连接所述第一字线插塞图形的第一子互连线图形、以及连接所述第二字线插塞图形的第二子互连线图。
[0007]相应的，本专利技术实施例还提供一种存储单元结构，包括：基底，包括用于形成双端口存储单元且沿第一方向延伸的单元区，所述单元区包括有源区、以及在所述第一方向上位于所述有源区两侧的端口连接区，所述有源区包括在所述第一方向上分别位于所述有源区两端并相间隔的第一区域和第二区域，所述第一区域用于形成第一传输门晶体管和第二传输门晶体管，所述第二区域用于形成第三传输门晶体管和第四传输门晶体管，所述第一传输门晶体管和第三传输门晶体管用于构成所述双端口存储单元的第一端口，所述第二传输门晶体管和第四传输门晶体管用于构成所述双端口存储单元的第二端口；多个栅极结构，位于所述单元区中，所述栅极结构沿所述第一方向延伸并沿第二方向排列，所述第一方向和第二方向相垂直，所述第一区域和第二区域中的栅极结构相间隔，且所述第一区域和第二区域中的所述栅极结构分别沿所述第一方向延伸至相邻的所述端口连接区中；多个插塞，包括位于所述端口连接区的第一字线插塞和第二字线插塞，所述第一字线插塞位于所述第一传输门晶体管和第三传输门晶体管对应的所述栅极结构顶部并与所述栅极结构电连接，所述第二字线插塞位于所述第二传输门晶体管和第四传输门晶体管对应的所述栅极结构顶部并与所述栅极结构电连接，在同一所述端口连接区中，所述第一字线插塞和第二字线插塞在所述第二方向上错开排列；多个互连线，位于所述端口连接区中，所述互连线沿所述第二方向延伸并沿所述第一方向排列，所述互连线包括连接所述第一字线插塞的第一子互连线、以及连接所述第二字线插塞的第二子互连线。
[0008]相应的，本专利技术实施例还提供一种存储器，包括：包括由多个本专利技术实施例所述的存储单元结构构成的存储阵列。
[0009]与现有技术相比，本专利技术实施例的技术方案具有以下优点：
[0010]本专利技术实施例提供的掩膜版版图中，所述掩膜版版图包括沿第一方向延伸且用于形成双端口存储单元的单元区，所述单元区包括有源区、以及在所述第一方向上位于所述有源区两侧的端口连接区，所述有源区包括在所述第一方向上分别位于所述有源区两端并相间隔的第一区域和第二区域，所述第一区域和第二区域中的栅极图形分别沿所述第一方向延伸至相邻的所述端口连接区中，插塞版图包括位于所述端口连接区的第一字线插塞图形和第二字线插塞图形，所述第一字线插塞图形位于所述第一传输门晶体管和第三传输门晶体管对应的栅极图形上，所述第二字线插塞图形位于所述第二传输门晶体管和第四传输门晶体管对应的栅极图形上，在同一所述端口连接区中，所述第一字线插塞图形和第二字线插塞图形在所述第二方向上错开排列，互连线版图中的互连线图形相应包括连接所述第一字线插塞图形的第一子互连线图形、以及连接所述第二字线插塞图形的第二子互连线图；其中，所述第一子互连线图形用于作为与所述双端口存储单元的第一端口相连的一条字线，所述第二子互连线图形用于作为与所述双端口存储单元的第二端口相连的另一条字线，且第一子互连线图形和第二子互连线图形之间需要相互隔离，因此，与第一字线插塞图形和第二字线插塞图形在所述第二方向上位于同一排(即位于同一直线)的方案相比，本发
明实施例通过使所述第一字线插塞图形和第二字线插塞图形在所述第二方向上错开排列，这使得第一子互连线图形和第二子互连线图形沿所述第一方向平行排列，从而为第一子互连线图形和第二子互连线图形所对应的互连线提供了足够的空间位置，进而增大了形成字线的工艺窗口。
[0本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种掩膜版版图，其特征在于，所述掩膜版版图包括沿第一方向延伸且用于形成双端口存储单元的单元区，所述单元区包括有源区、以及在所述第一方向上位于所述有源区两侧的端口连接区，所述有源区包括在所述第一方向上分别位于所述有源区两端并相间隔的第一区域和第二区域，所述第一区域用于形成第一传输门晶体管和第二传输门晶体管，所述第二区域用于形成第三传输门晶体管和第四传输门晶体管，所述第一传输门晶体管和第三传输门晶体管用于构成所述双端口存储单元的第一端口，所述第二传输门晶体管和第四传输门晶体管用于构成所述双端口存储单元的第二端口；其中，所述掩膜版版图包括：栅极版图，包括位于所述单元区中的多个栅极图形，所述栅极图形沿所述第一方向延伸并沿第二方向排列，所述第一方向和第二方向相垂直，所述第一区域和第二区域中的栅极图形相间隔，且所述第一区域和第二区域中的所述栅极图形分别沿所述第一方向延伸至相邻的所述端口连接区中；插塞版图，包括多个插塞图形，所述插塞图形包括位于所述端口连接区的第一字线插塞图形和第二字线插塞图形，所述第一字线插塞图形位于所述第一传输门晶体管和第三传输门晶体管对应的栅极图形上，所述第二字线插塞图形位于所述第二传输门晶体管和第四传输门晶体管对应的栅极图形上，在同一所述端口连接区中，所述第一字线插塞图形和第二字线插塞图形在所述第二方向上错开排列；互连线版图，包括位于所述端口连接区的互连线图形，所述互连线图形沿所述第二方向延伸并沿所述第一方向排列，所述互连线图形包括连接所述第一字线插塞图形的第一子互连线图形、以及连接所述第二字线插塞图形的第二子互连线图。2.如权利要求1所述的掩膜版版图，其特征在于，所述单元区的数量为多个，且所述多个单元区呈矩阵排布；在所述第二方向上，所述第一子互连线图形连接位于同一行的所述第一字线插塞图形，所述第二子互连线图形连接位于同一行的所述第二字线插塞图形；所述掩膜版版图还包括：互连线切断图形版图，所述互连线切断图形版图包括位于所述端口连接区的多个互连线切断图形，所述多个互连线切断图形沿所述第一方向延伸并沿所述第二方向排列，且在所述第二方向上，所述互连线切断图形位于相邻所述单元区的交界处并与所述互连线图形正交，用于在所述第二方向上对所述互连线图形进行分割。3.如权利要求2所述的掩膜版版图，其特征在于，所述互连线版图包括第一子层互连线版图和第二子层互连线版图；所述第一子互连线图形位于所述第一子层互连线版图中，所述第二子互连线图形位于所述第二子层互连线版图中；所述互连线切断图形版图包括与所述第一子层互连线版图相对应的第一子层互连线切断图形版图、以及与所述第二子层互连线版图相对应的第二子层互连线切断图形版图；所述互连线切断图形包括：第一子互连线切断图形，位于所述第一子层互连线切断图形版图中，所述第一子互连线切断图形与所述第一子互连线图形正交，用于在所述第二方向上对所述第一子互连线图形进行分割；第二子互连线切断图形，位于所述第二子层互连线切断图形版图中，所述第二子互连线切断图形与所述第二子互连线图形正交，用于在所述第二方向上对所述第二子互连线图形进行分割。
4.如权利要求1所述的掩膜版版图，其特征在于，所述单元区的数量为多个，且所述多个单元区呈矩阵排布；在所述第一方向上，相邻两个单元区共享所述端口连接区。5.如权利要求1所述的掩膜版版图，其特征在于，所述单元区的数量为多个，且所述多个单元区呈矩阵排布；在所述第二方向上，相邻两个所述端口连接区中...

【专利技术属性】
技术研发人员：郑雅娟，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：