包括分离图案的半导体器件以及电子系统技术方案

提供了一种包括分离图案的半导体器件以及电子系统。该半导体器件包括：水平布线层；堆叠结构，包括交替地堆叠在水平布线层上的多个模层和多个布线层；延伸穿过堆叠结构的多个沟道结构；以及延伸穿过堆叠结构的多个分离图案，其中所述多个分离图案中的每个包括多个第一部分和与所述多个第一部分相邻的多个第二部分，其中所述多个第一部分中的每个具有比所述多个第二部分中的每个小的宽度。述多个第二部分中的每个小的宽度。述多个第二部分中的每个小的宽度。

Semiconductor devices and electronic systems including separation patterns

【技术实现步骤摘要】
包括分离图案的半导体器件以及电子系统


[0001]本公开的实施方式涉及包括字线分离图案的半导体器件、包括该半导体器件的电子系统和该半导体器件的形成方法。

技术介绍

[0002]在存储大量数据的电子系统中，需要具有大数据存储容量的半导体器件。用于增大半导体器件的数据存储容量的器件之一是三维排列的集成电路。例如，这样的半导体器件包括垂直堆叠且互连的存储器单元。然而，随着三维排列的存储器单元的集成度增大，形成这些单元的工艺变得越来越困难。

技术实现思路

[0003]本公开的实施方式提供了能够防止多层结构变形的半导体器件、包括该半导体器件的电子系统和该半导体器件的形成方法。
[0004]本公开的实施方式提供了一种半导体器件，其包括：水平布线层；堆叠结构，包括交替地堆叠在水平布线层上的多个模层和多个布线层；延伸穿过堆叠结构的多个沟道结构；以及延伸穿过堆叠结构的多个分离图案，其中所述多个分离图案中的每个包括多个第一部分和与所述多个第一部分相邻的多个第二部分，其中所述多个第一部分中的每个具有比所述多个第二部分中的每个小的宽度。
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【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：水平布线层；堆叠结构，包括交替地堆叠在所述水平布线层上的多个模层和多个布线层；延伸穿过所述堆叠结构的多个沟道结构；以及延伸穿过所述堆叠结构的多个分离图案，其中所述多个分离图案中的每个包括多个第一部分和与所述多个第一部分相邻的多个第二部分，其中所述多个第一部分中的每个具有比所述多个第二部分中的每个小的宽度。2.根据权利要求1所述的半导体器件，其中：所述多个沟道结构在行方向和列方向上排列；以及每个分离图案中包括的每个所述第一部分与所述多个沟道结构中的布置在最靠近该分离图案的行中的一个沟道结构的中心对准且相邻。3.根据权利要求1所述的半导体器件，其中：所述多个沟道结构延伸到所述水平布线层中；所述多个分离图案中的每个包括延伸到所述水平布线层中的多个向下突起；以及所述多个向下突起中的每个的最下端和所述水平布线层的下表面之间的距离小于所述多个沟道结构中的每个的最下端和所述水平布线层的所述下表面之间的距离。4.根据权利要求1所述的半导体器件，还包括：在所述水平布线层和所述堆叠结构之间的下支撑件；以及在所述水平布线层和所述下支撑件之间的密封导电层，其中所述多个沟道结构和所述多个分离图案延伸穿过所述下支撑件和所述密封导电层，其中所述下支撑件的侧表面与所述堆叠结构的侧表面未对准。5.根据权利要求4所述的半导体器件，其中所述密封导电层的厚度是所述多个布线层中的每个的厚度的1.2至5倍。6.根据权利要求4所述的半导体器件，其中：所述堆叠结构包括设置在所述多个分离图案中的一对分离图案之间的第一区段；所述下支撑件包括设置在所述多个分离图案中的所述一对分离图案之间的第二区段；以及所述第一区段的最大水平宽度小于所述第二区段的最大水平宽度。7.根据权利要求4所述的半导体器件，其中所述多个分离图案接触所述下支撑件的侧表面和上表面。8.根据权利要求4所述的半导体器件，其中所述多个分离图案中的至少一个包括延伸穿过所述下支撑件和所述密封导电层并延伸到所述水平布线层中的多个向下突起。9.根据权利要求8所述的半导体器件，其中所述多个向下突起在所述下支撑件之间的宽度小于所述多个分离图案在所述堆叠结构之间的宽度。10.根据权利要求8所述的半导体器件，其中所述多个向下突起在所述密封导电层之间的宽度小于所述多个分离图案在所述堆叠结构之间的宽度。11.根据权利要求1所述的半导体器件，还包括：
在所述堆叠结构和所述多个沟道结构上的上支撑件，其中所述多个分离图案中的...

【专利技术属性】
技术研发人员：申重植，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：