TDDB性能提升的金属电容结构及其制造方法技术

本发明专利技术提供一种TDDB性能提升的金属电容结构及其制造方法，所述制造方法利用二次刻蚀工艺，通过先在介质层上形成凹部，选择性增加了电容区外围的介质层厚度，在后续刻蚀工艺基于与凹部的侧壁界定的空间重合的图形区对沉积的底层金属层进行刻蚀，实现所述上电极与位于电容区内介质层的边界自对准，还避免了靠近电容区的介质层边缘底部偏薄的现象，从而在刻蚀制程上改善TDDB性能。本发明专利技术的金属电容结构中，上电极耦接在介质层第二主面的凹部内，位于电容区外围的非电容区的介质层表面不低于所述电容区的介质层表面，降低了金属电容中绝缘层的留存较少而影响与层间介质层之间界面的材料致密性，从而改善TDDB性能。从而改善TDDB性能。从而改善TDDB性能。

Metal capacitor structure with improved TDDB performance and its manufacturing method

【技术实现步骤摘要】
TDDB性能提升的金属电容结构及其制造方法


[0001]本专利技术涉及一种半导体器件制造领域，尤其涉及一种金属电容结构及其制备方法。

技术介绍

[0002]金属电容（metal
‑
insulator
‑
metal，MIM），由于其寄生电阻小，广泛应用于模拟电路和射频电路中。不同的应用需求，对金属电容的寄生电阻要求也不同。例如在射频电路的应用中，由于频率高（GHz），其容抗较低，寄生电阻在整个金属电容的总阻抗较高，需要尽量降低。但对低频的模拟电路。在面板驱动芯片的应用中，金属电容用作电荷泵的存储，需要较高的击穿电压，相应地对金属电容的时间依赖介质击穿（Time Dependent Dielectric Breakdown，TDDB）电压要求较高。
[0003]图1为现有技术中金属电容结构的截面示意图，器件会占用两层金属：底层金属基板110和顶层金属层130，其中底层金属基板110一般用半导体制造工艺的后端互连金属层，底层金属基板与顶层金属层之间设置有一层介质层，该介质层的厚度决定单位面积的电容值，具体而言，介质层越薄，电容值越大，但器件的击穿电压越低，或者在工作电压下的可靠性性能越差。通常，TDDB是评价电介质层质量的可靠性指标之一，金属电容的结构设计和制造工艺等因素皆会影响TDDB性能，而在底层金属足够平整以及介质层缺陷密度低，则金属电容结构（MiM）的击穿电压以及TDDB性能主要受限于顶层金属刻蚀。
[0004]因此，需要提供一种金属电容结构及其制造方法以满足以TDDB性能表征的介质耐久度和器件可靠性的需求。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种TDDB性能提升的金属电容结构及其制造方法，用于解决现有技术中金属电容结构刻蚀工艺导致的TDDB性能下降等问题。
[0006]为实现上述目的及其他相关目的，本专利技术提供了一种提升金属电容结构的TDDB性能的方法，所述方法包括：提供一基底，所述基底上设置有底层金属层和介质层，所述底层金属层耦接到所述介质层的第一主面；于所述介质层与所述第一主面相对的第二主面上界定电容区，包括以下步骤：在所述介质层的第二主面上进行光刻以定义出第一图形区；基于所述第一图形区在所述介质层中刻蚀出凹部，所述凹部的底部对应于电容区的绝缘层；于所述介质层的第二表面上覆盖顶层金属层；在所述顶层金属层进行光刻以定义出第二图形区，所述第二图形区与所述凹部的内侧壁界定的空间重合；和
基于所述第二图形区对所述顶层金属层进行刻蚀，使所述顶层金属层图形化以形成电容区的上电极，所述上电极与电容区内介质层的边界自对准，所得的非电容区内介质层的厚度不小于所述电容区的绝缘层的厚度。
[0007]可选地，通过等离子体刻蚀工艺对所述介质层进行刻蚀以于所述介质层上界定出电容区，所述电容区内各处介质层厚度一致。
[0008]可选地，通过等离子体刻蚀工艺基于所述第二图形区对所述顶层金属层进行刻蚀，非电容区内顶层金属层被刻蚀的速率不同，靠近所述电容区边缘的顶层金属层被刻蚀的速率大于位于非电容区中间区域的顶层金属层被刻蚀的速率。
[0009]可选地，用于形成所述介质层的介电材料包括氮化硅、氧化硅或氮氧化硅中的任一种。
[0010]可选地，在形成所述上电极之后，于所述基底上方沉积层间介质层；在所述电容区上方贯穿所述层间介质层中形成与所述上电极电性连接的第一电连接件，以及在所述非电容区上方贯穿所述层间介质层和所述介质层而形成与所述底层金属层电性连接的第二电连接件。
[0011]本专利技术还提供一种TDDB性能提升的金属电容结构，所述金属电容结构包括：基底，所述基底上依次堆叠设置有底层金属层和介质层，所述介质层的第一主面与所述底层金属层耦接，所述介质层与所述第一主面相对的第二主面上设置有至少一凹部；至少一电容区，所述电容区包括耦接于所述凹部内的上电极和作为下电极的底层金属层，所述电容区内所述上电极的外缘与所述凹部的内缘共面，且位于所述电容区外围的非电容区的介质层表面不低于所述电容区的介质层表面。
[0012]可选地，靠近所述电容区边缘的介质层厚度小于位于非电容区中间区域的介质层厚度。
[0013]可选地，用于形成所述介质层的介电材料可以包括氮化硅、氧化硅或氮氧化硅中的任一种。
[0014]可选地，所述非电容区和所述电容区上覆盖有层间介质层，位于所述电容区上方的层间介质层中形成有与所述上电极电性连接的第一电连接件，位于所述非电容区上方的层间介质层中形成有与所述底层金属层电性连接的第二电连接件。
[0015]如上所述，本专利技术提供的TDDB性能提升的金属电容结构及其制造方法，具有以下有益效果：本专利技术提供的TDDB性能提升的金属电容结构的制造方法中，利用二次刻蚀工艺，通过先在介质层上形成凹部，选择性增加了电容区外围的介质层厚度，在后续刻蚀工艺基于与凹部的侧壁界定的空间重合的图形区对沉积的底层金属层进行刻蚀，实现所述上电极与位于电容区内所述介质层的边界自对准，还避免了靠近电容区的介质层边缘底部偏薄的现象，从而改善刻蚀制程中TDDB性能的劣化，所述制造方法具有工艺简单、可操作性强等优势。
[0016]本专利技术提供的TDDB性能提升的金属电容结构中，上电极耦接在介质层第二主面的凹部内，位于所述电容区外围的非电容区的介质层表面不低于位于所述电容区的介质层表面，选择性增加了位于电容区外围的介质层厚度，降低了金属电容中绝缘层的留存较少而
影响与层间介质层之间界面的材料致密性，满足介质耐久度和器件可靠性的需求。
附图说明
[0017]图1显示为现有技术中金属电容结构的截面示意图。
[0018]图2显示为采用常规刻蚀工序所得的金属电容（MiM）结构电容区边缘的截面示意图。
[0019]图3显示为采用常规刻蚀工序所得的金属电容（MiM）结构电容区边缘的扫描电子显微镜（SEM）图像。
[0020]图4A~图4D显示为根据本专利技术对比例的金属电容结构的制造方法各阶段所得的结构示意图。
[0021]图5A~图5F显示为根据本专利技术实施例的TDDB性能提升的金属电容结构的制造方法各阶段所得的结构示意图。
[0022]图6显示根据本专利技术实施例的金属电容结构的截面示意图。
[0023]元件标号说明：底层金属基板
‑
110；开口
‑
216；图形化的光刻胶层
‑
240；底层金属层
‑
210、310；介质层
‑
120、220、320；顶层金属层
‑
130、230、330；凹部
‑
322；内侧壁
‑
324；上电极
‑
332；第一图形区
‑
340a；第二图形区
‑
340b；层间介质层
‑
150、350；第一电连接件
‑
152、352；第二本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种TDDB性能提升的金属电容结构的制造方法，其特征在于，所述制造方法包括：提供一基底，所述基底上设置有底层金属层和介质层，所述底层金属层耦接到所述介质层的第一主面；于所述介质层与所述第一主面相对的第二主面上界定电容区，包括以下步骤：在所述介质层的第二主面上进行光刻以定义出第一图形区；基于所述第一图形区在所述介质层中刻蚀出凹部，所述凹部的底部对应于电容区的绝缘层；于所述介质层的第二表面上覆盖顶层金属层；在所述顶层金属层进行光刻以定义出第二图形区，所述第二图形区与所述凹部的内侧壁界定的空间重合；和基于所述第二图形区对所述顶层金属层进行刻蚀，使所述顶层金属层图形化以形成电容区的上电极，所述上电极与电容区内介质层的边界自对准，所得的非电容区内介质层的厚度不小于所述电容区的绝缘层的厚度。2.根据权利要求1所述的制造方法，其特征在于：通过等离子体刻蚀工艺对所述介质层进行刻蚀以于所述介质层上界定出电容区，所述电容区内各处介质层厚度一致。3.根据权利要求1所述的制造方法，其特征在于：通过等离子体刻蚀工艺基于所述第二图形区对所述顶层金属层进行刻蚀，非电容区内顶层金属层被刻蚀的速率不同，靠近所述电容区边缘的顶层金属层被刻蚀的速率大于位于非电容区中间区域的顶层金属层被刻蚀的速率。4.根据权利要求1所述的制造方法，其特征在于：用于形成所述介质层的介电材料包括氮化硅、氧化硅或氮氧化硅中的任一种。5.根据权...

【专利技术属性】
技术研发人员：廖军，洪明杰，
申请(专利权)人：广州粤芯半导体技术有限公司，
类型：发明
国别省市：