一种低寄生电容集成电感结构制造技术

本发明专利技术提出了一种低寄生电容集成电感结构，该结构通过trench工艺在金属薄膜下方开出密集的细沟槽结构，该密集细沟槽结构能够大大降低金属

【技术实现步骤摘要】
一种低寄生电容集成电感结构


[0001]本专利技术属于电子科学与
，主要用于解决集成无源器件技术(integrated passive device，IPD)中集成电感自谐振频率过低的问题，具体是提出了一种密集沟槽电感结构大大降低了寄生电容C
OX
。

技术介绍

[0002]随着通讯终端的功能越来越多，射频前端复杂度大大增加，因此如何将射频前端无源器件(如滤波器，双工器，匹配网络，巴伦等)进行单片集成是解决小型化的关键路径。IPD集成无源器件技术是一种将射频无源元器件通过半导体工艺集成在半导体衬底上实现射频功能单片集成的一种先进技术，有利于射频前端的小型化，轻量化。然而，由于半导体寄生参数的影响，射频无源器件中的集成电感自谐振频率一般较低，在超高频率应用(如毫米波等)中难以采用，一次如何提高IPD集成电感的自谐振频率是关键。
[0003]本专利技术提出了一种采用密集沟槽阵列降低集成电感寄生电容的结构，该结构通过密集的挖槽工艺，大大降低了集成电感金属薄膜与半导体衬底间的寄生电容，使得集成电感的自谐振频率大大提高。

技术实现思路

[0004]本专利技术要解决的技术问题是：如何降低集成电感与衬底的寄生电容。一般而言，集成电感俯视图如图1所示(不仅局限于此图形，六边形，八边形等也常用)，其剖面结构图如图2所示。根据图3的等效电路可以看出，一个传统集成电感包括主电感L，金属电阻R
S
，金属间电容C
S
，金属
‑
氧化物
‑
半导体电容C
OX
，衬底寄生电容C
Si
，衬底寄生电阻R
Si
。
[0005]为实现上述专利技术目的，需要降低C
OX
，本专利技术技术方案如下：
[0006]一种低寄生电容集成电感结构，包括：硅基衬底01、制作在硅基衬底01上方的第一介质层11、制作在第一介质层11上方的具有不同图形的第一金属21，制作在的第一金属21上方的第二介质层31，第二金属层41制作在第二介质层31上方并通过通孔与第一金属21连接，第二金属层41上方为钝化层51，其中钝化层51上方开有pad孔用于电极引出；在第一金属21下方的硅基衬底01中，通过挖槽工艺制作了沟槽阵列12，沟槽阵列12的沟槽填充材料与第一介质层11相同。
[0007]作为优选方式，沟槽阵列12将第一金属21与硅基衬底01间的寄生金属
‑
氧化物
‑
半导体电容通过沟槽阵列的屏蔽作用降低，从而降低等效电路中的金属
‑
氧化物
‑
半导体间的寄生电容C
OX
，因此降低电容串的影响，提升集成电感的自谐振频率。
[0008]本专利技术的有益效果为：相比于传统集成电感结构，其沟槽阵列12能够将第一金属21与硅基衬底01间的寄生金属
‑
氧化物
‑
半导体电容通过沟槽阵列的屏蔽作用大大降低。从而大大降低图3等效电路中的C
OX
电容，由于C
OX
电容与C
Si
电容为串联关系，因此能够显著的降低该电容串的影响，大大提升集成电感的自谐振频率。
附图说明
[0009]图1为传统集成电感结构俯视图；
[0010]图2为传统集成电感结构图；
[0011]图3中(a)为传统集成电感结构寄生参数的结构示意图；(b)为传统集成电感结构的等效电路；
[0012]图4为本专利技术低寄生电容集成电感结构的示意图。
[0013]01为硅基衬底，11为第一介质层，12为沟槽阵列，21为第一金属，31为第二介质层，41为第二金属层，51为钝化层。
具体实施方式
[0014]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0015]实施例1：
[0016]本实施例提供一种低寄生电容集成电感结构，包括：硅基衬底01、制作在硅基衬底01上方的第一介质层11、制作在第一介质层11上方的具有不同图形的第一金属21，制作在的第一金属21上方的第二介质层31，第二金属层41制作在第二介质层31上方并通过通孔与第一金属21连接，第二金属层41上方为钝化层51，其中钝化层51上方开有pad孔用于电极引出；在第一金属21下方的硅基衬底01中，通过挖槽工艺制作了沟槽阵列12，沟槽阵列12的沟槽填充材料与第一介质层11相同。
[0017]沟槽阵列12将第一金属21与硅基衬底01间的寄生金属
‑
氧化物
‑
半导体电容通过沟槽阵列的屏蔽作用降低，从而降低等效电路中的金属
‑
氧化物
‑
半导体间的寄生电容C
OX
，因此降低电容串的影响，提升集成电感的自谐振频率。
[0018]其工作原理如图3b所示，
[0019]传统集成电感由于存在C
OX
等寄生参数，当信号频率不高时，C
OX
与C
Si
容抗较高，其难以对信号产生明显的衰减，因此电感的影响占主导地位，整个电路呈现感性，此时电感值较为稳定，可以进行LC滤波器等无源器件的设计。而当信号频率很高时(如上升至毫米波，太赫兹等)，其C
OX
与C
Si
虽然很小但其容抗仍会因为频率的增加而大大降低，当其影响力将远强于主电感L时，整个电路呈现容性，电感作用消失，此时若将其作为超高频滤波器的电感使用无疑是不行的。因此可知，其影响电感自谐振频率的主要因素就是C
OX
与C
Si
，而因C
OX
与C
Si
呈现串联，若大大降低COX则能够优化电感的频率。本专利技术采用的沟槽阵列技术通过将密集的深沟槽(10um以上)插入电感金属下方，直接屏蔽了C
OX
，因此该电感的C
OX
电容可以忽略，大大提高电感自谐振频率。另一方面，若采用更加精密的集成电路工艺进行本专利技术电感的设计，则可以将沟槽密度进一步加大，大大增强屏蔽效应，再配合Cu，Au等低电阻率的金属材料大大降低R
S
，则可以制造出十分优异的高频IPD电感。
[0020]综上，本专利技术提出了一种密集沟槽阵列低寄生电容集成电感结构，该结构通过trench沟槽工艺在金属薄膜下方的硅衬底中开出密集的细沟槽阵列并用介质层填充，该密集细沟槽阵列能够屏蔽金属
‑
氧化物
‑
半导体间的寄生电容C
OX
(随着沟槽工艺技术的提升，
该结构对C
OX
的屏蔽作用会更强)，使得集成电感的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种低寄生电容集成电感结构，其特征在于，包括：硅基衬底(01)、制作在硅基衬底(01)上方的第一介质层(11)、制作在第一介质层(11)上方的具有不同图形的第一金属(21)，制作在的第一金属(21)上方的第二介质层(31)，第二金属层(41)制作在第二介质层(31)上方并通过通孔与第一金属(21)连接，第二金属层(41)上方为钝化层(51)，其中钝化层(51)上方开有pad孔用于电极引出；在第一金属(21)下方的硅基衬底(01)中，通过挖槽工艺制作了沟槽阵列(12)，沟槽阵列...

【专利技术属性】
技术研发人员：齐钊，乔明，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：