减少源漏极短路的方法及静态随机存储器技术

本发明专利技术公开了一种减少源漏极短路的方法及静态随机存储器，其可降低相邻晶体管源漏极之间产生桥连而短路的风险，可提高集成电路单位面积内半导体器件密度，该方法包括以下步骤：提供衬底，衬底上分布有间隔设置的第一沟槽隔离区，衬底及第一沟槽隔离区顶端沉积有自下而上依次分布的体硅层、OPL层、抗反射层、光刻胶层；对OPL层的中部刻蚀，获得刻蚀槽，将光刻胶层去除，在刻蚀槽内及抗反射层顶端沉积第一蚀刻层，在第一刻蚀层顶端沉积第二蚀刻层，将OPL层上方及刻蚀槽内部的部分第一刻蚀层、第二刻蚀层去除，获取隔离层，隔离层的宽度等于相邻两个晶体管源漏极之间的最小间距，去除隔离层两侧的OPL层，使隔离层两侧的体硅层生长出源漏极。长出源漏极。长出源漏极。

Method of reducing source drain short circuit and static random access memory

【技术实现步骤摘要】
减少源漏极短路的方法及静态随机存储器


[0001]本专利技术涉及集成电路
，具体为一种减少源漏极短路的方法及使用该方法制备的静态随机存储器。

技术介绍

[0002]随着半导体技术不断发展，集成电路单位面积内半导体器件密度不断增大，半导体器件物理尺寸不断缩小，但随之产生的相邻半导体之间产生短路的风险增加。例如，在集成电路中制备相邻分布的晶体管，受加工工艺限制，相邻晶体管源漏极之间极易因距离较近而产生桥连，桥连易导致相邻MOS管的源漏极产生短路。目前常用的减少源漏极短路的方式是缩小MOS管主动区(active area)尺寸以留出充足空间或改善外延生长工艺，但随着半导体器件物理尺寸的不断缩小，主动区域尺寸缩小工艺或外延生长工艺已接近技术极限，如何通过加工工艺的进一步改善，来减少相邻MOS管源漏极之间短路，成为本领域人员亟待解决的问题。

技术实现思路

[0003]针对现有技术中存在的上述问题，本专利技术提供了一种减少源漏极短路的方法，其可降低相邻晶体管源漏极之间产生桥连而短路的风险，可提高单位面积内半导体器件密度。
[0004]为实现上述目的，本专利技术采用如下技术方案：
[0005]一种减少源漏极短路的方法，该方法包括以下步骤：S1、提供衬底，所述衬底上分布有间隔设置的第一沟槽隔离区，所述衬底及所述第一沟槽隔离区的顶端沉积有自下而上依次分布的体硅层、OPL层、抗反射层、光刻胶层；
[0006]S2、采用光刻工艺对所述OPL层的中部刻蚀，获得刻蚀槽；
[0007]S3、将所述光刻胶层去除，使所述抗反射层的顶端露出；
[0008]S4、在所述刻蚀槽的内表面及所述抗反射层的顶端沉积第一蚀刻层；
[0009]S5、在所述第一刻蚀层的顶端沉积第二蚀刻层；
[0010]S6、采用光刻工艺对所述第一刻蚀层、第二刻蚀层进行刻蚀，将所述OPL层上方的所述第一刻蚀层、第二刻蚀层去除，同时将所述刻蚀槽内部的部分第一刻蚀层、第二刻蚀层去除，获取隔离层，所述隔离层的宽度等于相邻两个晶体管源漏极之间的最小间距；
[0011]S7、去除所述隔离层两侧的OPL层；
[0012]S8、使所述隔离层两侧的所述体硅层生长出源漏极。
[0013]其进一步特征在于，
[0014]所述光刻胶层包括相邻布置的第一光刻胶层、第二光刻胶层，所述第一光刻胶层与所述第二光刻胶层之间设置有间隙，所述间隙的宽度与集成电路中相邻两个晶体管源漏极之间的最小间距相等；
[0015]所述刻蚀槽的宽度等于所述间隙的宽度，所述间隙的宽度与所述刻蚀槽的宽度均
为30nm～46.3nm；
[0016]所述第一蚀刻层的材质为SiN，厚度为
[0017]所述第二刻蚀层的材质为SiO2，厚度为
[0018]所述隔离层包括所述第一刻蚀层、第二刻蚀层，所述隔离层的厚度为
[0019]所述源漏极的材质为锗硅(SiGe)。
[0020]一种静态随机存储器，所述静态随机存储器包括至少两个相邻分布的晶体管，所述晶体管均包括源漏极，其特征在于，相邻两个所述晶体管的源漏极之间设置有所述隔离层，所述隔离层采用上述减少源漏极短路的方法制备获得。
[0021]其进一步特征在于，
[0022]相邻两个所述源漏极之间的最小宽度为30.3nm，最大宽度为46.3nm；
[0023]所述晶体管为平面晶体管或鳍形场效应晶体管。
[0024]采用本专利技术上述方法可以达到如下有益效果：该减少源漏极短路的相邻晶体管源漏极制备方法中，在生长源漏极前先制备了隔离层，在隔离层的两侧生长出源漏极，由于隔离层阻隔于相邻晶体管源漏极之间，能够有效避免源漏极生长过程中产生桥连，从而降低了相邻晶体管源漏极之间的短路风险。
附图说明
[0025]图1为显微镜下现有的相邻两个晶体管源漏极的实物放大图；
[0026]图2为现有的集成电路中相邻两个晶体管的分布结构；
[0027]图3为本专利技术减少源漏极短路的方法流程图；
[0028]图4为本专利技术减少源漏极短路的方法步骤S1中第一沟槽隔离区、体硅层、OPL层、抗反射层、光刻胶层分布的主视结构示意图；
[0029]图5为本专利技术减少源漏极短路的方法步骤S3中光刻胶层去除后的主视结构示意图；
[0030]图6为本专利技术减少源漏极短路的方法步骤S4中沉积第一刻蚀层后的主视结构示意图；
[0031]图7为本专利技术减少源漏极短路的方法步骤S5中沉积第二刻蚀层后的主视结构示意图；
[0032]图8为本专利技术减少源漏极短路的方法步骤S6中去除部分第一刻蚀层、第二刻蚀层后的主视结构示意图；
[0033]图9为本专利技术减少源漏极短路的方法步骤S7中去除OPL层后的主视结构示意图；
[0034]图10为本专利技术减少源漏极短路的方法步骤S8中生长源漏极后的主视结构示意图。
具体实施方式
[0035]为了使本
的人员更好地理解本专利技术方案，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分的实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人
员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本专利技术保护的范围。
[0036]需要说明的是，本专利技术的说明书和权利要求书及上述附图中的术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、装置、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
[0037]图1、图2提供了现有集成电路中相邻两个晶体管的分布结构，从图1可以看出，相邻两个晶体管源漏极之间的间距最小为30.3nm，最大为46.3nm，受加工工艺限制，生长出的相邻晶体管源漏极之间极易产生桥连而短路，相邻晶体管源漏极之间距离越近，产生短路的风险越大，使得集成电路单位面积内半导体器件密度增大受到限制。目前常用的用于减少相邻晶体管源漏极短路的方式为主动区域尺寸缩小工艺或外延生长工艺等，但这两种方式的工艺制程较为复杂，且已接近技术极限。
[0038]针对现有技术中存在的如何通过加工工艺进一步改善来减少集成电路中相邻晶体管源漏极短路的问题，以下提供了一种减少源漏极短路的方法的具体实施例，该方法包括以下步骤：S1、提供衬底1(PR)，衬底1上分布有间隔设置的第一沟槽隔离区2(STI)，衬底1及第一沟槽隔离区2的顶端沉积有自下而上依次分布的体硅层3、OPL层4、抗反射层5、光刻胶层，参考图4，光刻胶层包括相邻布置的第一光刻胶层61、第二光刻胶层62，第一光刻胶层61与第二光刻胶层62之间设置有间隙7，间隙7的宽度与集成电路中相邻两个晶体管源漏极10之间的最小间距相等。
[0039]S2、采用光刻工艺对OPL层4的中部刻蚀，获得刻蚀槽8。抗反射层本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种减少源漏极短路的方法，该方法包括以下步骤：S1、提供衬底，所述衬底上分布有间隔设置的第一沟槽隔离区，所述衬底及所述第一沟槽隔离区的顶端沉积有自下而上依次分布的体硅层、OPL层、抗反射层、光刻胶层；S2、采用光刻工艺对所述OPL层的中部刻蚀，获得刻蚀槽；S3、将所述光刻胶层去除，使所述抗反射层的顶端露出；S4、在所述刻蚀槽的内表面及所述抗反射层的顶端沉积第一蚀刻层；S5、在所述第一刻蚀层的顶端沉积第二蚀刻层；S6、采用光刻工艺对所述第一刻蚀层、第二刻蚀层进行刻蚀，将所述OPL层上方的所述第一刻蚀层、第二刻蚀层去除，同时将所述刻蚀槽内部的部分第一刻蚀层、第二刻蚀层去除，获取隔离层，所述隔离层的宽度等于相邻两个晶体管源漏极之间的最小间距；S7、去除所述隔离层两侧的OPL层；S8、使所述隔离层两侧的所述体硅层生长出源漏极。2.根据权利要求1所述的一种减少源漏极短路的方法，其特征在于，所述光刻胶层包括相邻布置的第一光刻胶层、第二光刻胶层，所述第一光刻胶层与所述第二光刻胶层之间设置有间隙，所述间隙的宽度与相邻晶体管源漏极之间的最小间距相等。3.根据权利要求2所述的一种减少源漏极短路...

【专利技术属性】
技术研发人员：张城龙，叶甜春，陈少民，李彬鸿，
申请(专利权)人：广东省大湾区集成电路与系统应用研究院，
类型：发明
国别省市：