分栅快闪存储单元及其制备方法技术

本发明专利技术提供了一种分栅快闪存储单元及其制备方法，包括：衬底；第一分栅结构和第二分栅结构，位于所述衬底上，且均包括第一浮栅、第二浮栅及擦除栅，所述擦除栅覆盖所述第一浮栅的部分顶面，所述第二浮栅覆盖所述第一浮栅的侧面并向上延伸覆盖所述擦除栅的侧面，且所述第二浮栅与所述第一浮栅直接接触；源线层，位于所述第一分栅结构和所述第二分栅结构之间的所述衬底上，且两个所述第二浮栅分别覆盖所述源线层的一个侧面；源区，位于所述源线层下方的衬底内，且与所述源线层电性连接。本发明专利技术能够简化互连工艺和制备工艺、降低互连接触电阻及利于缩小分栅快闪存储单元面积。及利于缩小分栅快闪存储单元面积。及利于缩小分栅快闪存储单元面积。

【技术实现步骤摘要】
分栅快闪存储单元及其制备方法


[0001]本专利技术涉及半导体
，尤其涉及一种分栅快闪存储单元及其制备方法。

技术介绍

[0002]闪存作为一种非易失性存储器，通过改变晶体管或存贮单元的临界电压来控制栅极通道的开关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失，且闪存作为电可擦除且可编程的只读存储器的一种特殊结构，如今已经占据了非挥发性半导体存储器的大部分市场份额，成为发展最快的非挥发性半导体存储器。
[0003]图1为一种分栅快闪存储单元的剖面示意图。请参考图1，源区20
’
位于擦除栅30
’
下方的衬底10
’
中，源区20
’
和擦除栅30
’
通过氧化层40
’
隔离，浮栅50
’
位于擦除栅30
’
的两侧，在后续的互连工艺中需要形成贯穿擦除栅30
’
的源极电连接件(图中未示出)与源区20
’
电性连接，正由于源极电连接件会贯穿擦除栅30
’
导致电连接件的接触电阻较大即互连接触电阻较大，并且擦除栅30
’
需要通过擦除栅电连接件(图中未示出)引出，互连版图较复杂，对互连工艺要求较高。另外，一般在器件结构上要求源区20
’
和浮栅50
’
在横向上有一定宽度的重叠作为耦合部分(图中虚框中示出)，耦合部分以保证源区20
’
和浮栅50r/>’
的耦合系数，利于分栅快闪存储单元进行编程，因此为了保证源区20
’
和浮栅50
’
在横向上有一定宽度的重叠，浮栅50
’
的宽度不能太小，使得器件的尺寸难以缩减。

技术实现思路

[0004]本专利技术的目的在于提供一种分栅快闪存储单元及其制备方法，以简化互连工艺和制备工艺、降低互连接触电阻及利于缩小分栅快闪存储单元面积。
[0005]为了达到上述目的，本专利技术提供了一种分栅快闪存储单元，包括：
[0006]衬底；
[0007]第一分栅结构和第二分栅结构，位于所述衬底上，且均包括第一浮栅、第二浮栅及擦除栅，所述擦除栅覆盖所述第一浮栅的部分顶面，所述第二浮栅覆盖所述第一浮栅的侧面并向上延伸覆盖所述擦除栅的侧面，且所述第二浮栅与所述第一浮栅直接接触；
[0008]源线层，位于所述第一分栅结构和所述第二分栅结构之间的所述衬底上，且两个所述第二浮栅分别覆盖所述源线层的一个侧面；
[0009]源区，位于所述源线层下方的所述衬底内，且与所述源线层电性连接。
[0010]可选的，所述第一分栅结构和所述第二分栅结构还均包括第一侧墙，所述第一侧墙覆盖所述擦除栅的顶面、所述第一浮栅的剩余顶面及所述第二浮栅靠近所述源线层的侧面，且部分所述第一侧墙位于所述擦除栅和所述第二浮栅之间。
[0011]可选的，所述第一分栅结构和所述第二分栅结构还均包括第二侧墙和字线栅，所述第二侧墙覆盖对应的所述第一浮栅及所述擦除栅远离所述源线层的侧面，所述字线栅覆盖对应的所述第二侧墙的表面。
[0012]可选的，还包括两个漏区，分别位于每个所述字线栅的外侧的所述衬底内。
[0013]可选的，所述源线层的材质包括多晶硅。
[0014]本专利技术还提供了一种分栅快闪存储单元的制备方法，包括：
[0015]提供衬底；以及，
[0016]形成第一分栅结构和第二分栅结构于所述衬底上，且均包括第一浮栅、第二浮栅及擦除栅，所述擦除栅覆盖所述第一浮栅的部分顶面，所述第二浮栅覆盖所述第一浮栅的侧面并向上延伸覆盖所述擦除栅的侧面，且所述第二浮栅与所述第一浮栅直接接触，形成源线层于所述第一分栅结构和所述第二分栅结构之间的所述衬底上，且两个所述第二浮栅分别覆盖所述源线层的一个侧面，形成源区于所述源线层下方的衬底内，且与所述源线层电性连接。
[0017]可选的，形成所述第一浮栅、所述擦除栅、所述源线层及所述源区的步骤包括：
[0018]在所述衬底上依次形成第一浮栅材料层、擦除栅材料层及掩模层；
[0019]依次刻蚀所述掩模层、所述擦除栅材料层及所述第一浮栅材料层以形成显露出所述衬底的开口；
[0020]对所述开口的底部的所述衬底进行离子注入以在所述开口的底部的所述衬底中形成所述源区；
[0021]在所述开口中填充形成所述源线层，所述源线层与所述源区电性连接；以及，
[0022]刻蚀去除所述掩模层及所述掩模层正下方的第一浮栅材料层和擦除栅材料层，所述源线层每侧剩余的第一浮栅材料层分别作为一个所述第一浮栅，所述源线层每侧剩余的擦除栅材料层分别作为一个所述擦除栅。
[0023]可选的，形成所述开口和所述第二浮栅的步骤包括：
[0024]刻蚀所述掩模层以形成显露出所述擦除栅材料层的第一开口；
[0025]在所述第一开口的侧壁上形成第一子侧墙；
[0026]以所述第一子侧墙为掩模刻蚀所述擦除栅材料层以形成显露出所述第一浮栅材料层的第二开口；
[0027]在所述第二开口的侧壁上形成第二子侧墙，且所述第二子侧墙覆盖所述第一子侧墙的至少部分表面；
[0028]以所述第一子侧墙和所述第二子侧墙为掩模刻蚀所述第一浮栅材料层以形成显露出所述衬底的第三开口，所述第一开口、所述第二开口及所述第三开口连通构成所述开口；
[0029]在所述第三开口的侧壁上形成第二浮栅，且所述第二浮栅覆盖所述第二子侧墙的至少部分表面；以及，
[0030]在所述第二浮栅的表面上形成第三子侧墙，所述第一子侧墙、所述第二子侧墙及所述第三子侧墙构成第一侧墙。
[0031]可选的，形成所述第一浮栅和所述擦除栅之后，还包括：
[0032]在每个所述擦除栅及所述第一浮栅远离所述源线层的一侧上形成第二侧墙；以及，
[0033]在每个所述第二侧墙的表面上形成字线栅。
[0034]可选的，在形成所述字线栅之后，还包括：
[0035]对每个所述字线栅的外侧的衬底进行离子注入以在所述衬底中形成漏区。
[0036]在本专利技术提供的分栅快闪存储单元及其制备方法中，第一分栅结构和第二分栅结构位于衬底上，且均包括第一浮栅、第二浮栅及擦除栅，擦除栅覆盖第一浮栅的部分顶面，第二浮栅覆盖第一浮栅的侧面并向上延伸覆盖擦除栅的侧面，且第二浮栅与第一浮栅直接接触；源线层位于第一分栅结构和第二分栅结构之间的衬底上，且两个第二浮栅分别覆盖源线层的一侧面；源区位于源线层下方的衬底内，且与源线层电性连接。本专利技术中通过第一浮栅上方的擦除栅进行擦除，源区与源线层电性连接，在后续进行互连工艺时，通过源线层将源区引出，可以降低源极接触电阻，简化互连工艺和制备工艺；并且第二浮栅覆盖源线层的侧面，增加了源线层与第二浮栅的耦合面积，能够缩小第一浮栅的宽度，利于缩小分栅快闪存储单元的面积。
附图说明本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种分栅快闪存储单元，其特征在于，包括：衬底；第一分栅结构和第二分栅结构，位于所述衬底上，且均包括第一浮栅、第二浮栅及擦除栅，所述擦除栅覆盖所述第一浮栅的部分顶面，所述第二浮栅覆盖所述第一浮栅的侧面并向上延伸覆盖所述擦除栅的侧面，且所述第二浮栅与所述第一浮栅直接接触；源线层，位于所述第一分栅结构和所述第二分栅结构之间的所述衬底上，且两个所述第二浮栅分别覆盖所述源线层的一个侧面；源区，位于所述源线层下方的所述衬底内，且与所述源线层电性连接。2.如权利要求1所述的分栅快闪存储单元，其特征在于，所述第一分栅结构和所述第二分栅结构还均包括第一侧墙，所述第一侧墙覆盖所述擦除栅的顶面、所述第一浮栅的剩余顶面及所述第二浮栅靠近所述源线层的侧面，且部分所述第一侧墙位于所述擦除栅和所述第二浮栅之间。3.如权利要求1所述的分栅快闪存储单元，其特征在于，所述第一分栅结构和所述第二分栅结构还均包括第二侧墙和字线栅，所述第二侧墙覆盖对应的所述第一浮栅及所述擦除栅远离所述源线层的侧面，所述字线栅覆盖对应的所述第二侧墙的表面。4.如权利要求3所述的分栅快闪存储单元，其特征在于，还包括两个漏区，分别位于每个所述字线栅的外侧的所述衬底内。5.如权利要求1所述的分栅快闪存储单元，其特征在于，所述源线层的材质包括多晶硅。6.一种分栅快闪存储单元的制备方法，其特征在于，包括：提供衬底；以及，形成第一分栅结构和第二分栅结构于所述衬底上，且均包括第一浮栅、第二浮栅及擦除栅，所述擦除栅覆盖所述第一浮栅的部分顶面，所述第二浮栅覆盖所述第一浮栅的侧面并向上延伸覆盖所述擦除栅的侧面，且所述第二浮栅与所述第一浮栅直接接触，形成源线层于所述第一分栅结构和所述第二分栅结构之间的所述衬底上，且两个所述第二浮栅分别覆盖所述源线层的一个侧面，形成源区于所述源线层下方的衬底内，且与所述源线层电性连接。7.如权利要求6所述的分栅快闪存储单元的制备方法，其特征在于，形成所...

【专利技术属性】
技术研发人员：王旭峰，于涛，李冰寒，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：