采用开关运放的逐次逼近模数转换器制造技术

本发明专利技术涉及采用开关运放的逐次逼近模数转换器，属于模拟电路领域。该装置由数模转换器ＤＡＣ，比较器，缓冲器以及逻辑控制部分组成，其中，缓冲器和数模转换器分别连接比较器的两端，比较器的两个输入通过一个开关相连，其输出端连接逻辑控制单元的输入，逻辑控制输出１０位数据连接数模转换器的输入，数模转换器的输入端接输入信号（ＶＩＮ），参考电平（ＶＲＥＦ），地电位（ＧＮＤ）；所述缓冲器采用开关运放，该开关运放由８个ＭＯＳ管组成，其中Ｍ１，Ｍ２，Ｍ３，Ｍ４为ＮＭＯＳ管，Ｍ５，Ｍ６，Ｍ７，Ｍ８为ＰＭＯＳ管；本发明专利技术采用开关运放，通过合理的时序控制，降低了模数转换器的整体功耗。

【技术实现步骤摘要】

本专利技术属于模拟电路领域，特别涉及采用开关运放的逐次逼近模数转换器。技术背景逐次逼近模数转换器(Successive Approximation Analog Digital Converter,简称逐次 逼近ADC)的应用非常的广泛。逐次逼近ADC主要的优点是在精度和速度适中的情况下 能够实现很低的功耗，这个优点非常适合便携式设备和医疗设备的应用，而且逐次逼近 ADC结构简单，面积小，能够与数字工艺兼容，有良好的集成度。这样能够满足SoC (System On Chip)的需要。已有的逐次逼近ADC结构如图1所示，主要由DAC(数模转换器)，比较器，缓冲器， 以及逻辑控制单元组成。各器件的连接关系为缓冲器和数模转换器分别连接比较器的两 端，比较器的两个输入通过一个开关相连，其输出端连接逻辑控制单元的输入，逻辑控制 输出IO位数据连接数模转换器的输入，数模转换器的输入端接输入信号VIN，参考电平 VREF,地电位GND。该逐次逼近ADC的转换过程大致分为三步:第一步，DAC电容将输入电压进行采样。 第二步，DAC产生需要比较的电压，送到比较器的输入端。第三步，比较器将比较的结 果输出到逻辑控制单元，逻辑控制单元控制DAC的输入电压的变化，以建立下一次比较 的电压，并将结果输出。其中比较器是设计的核心，同时也是消耗功耗的主要部分。比较 器的输入端需要提供起始电平，通过缓冲器来提供。传统结构的缓冲器依靠运放的输入与 输出短接来实现，如图2所示，由MOS管M1 M5所组成，其连接关系为NMOS管 Ml的源极连接地电位，栅极连接固定电平VB，漏极连接NMOS管的M2， M3的漏极， M2的栅极连接输入信号，M3的栅极与漏极连接为输出端。M2的漏极连接PMOS管M4， M5的栅极以及M5的漏极，M4的漏极连接M2的漏极，M4, M5的源极连接电源电压 VDD上，NMOS管的衬底连接地电位，PMOS管的衬底连接电源电压VDD上。这种结 构虽然简单容易实现，但是主要的缺点是功耗太大，这在低功耗设计中是需要首先解决的 问题。 .
技术实现思路
本专利技术的目的是为克服已有技术的不足,提出一种采用开关运放的逐次逼近模数转换 器，本专利技术克服了已有逐次逼近模数转换器中的缓冲器功耗过大的缺点，利用开关运放降 低了功耗。本专利技术提出一种采用开关运放的逐次逼近模数转换器，该转换器包括数模转换器， 比较器，缓冲器以及逻辑控制单元；各器件的连接关系为缓冲器和数模转换器分别连接 比较器的两端，比较器的两个输入通过一个开关相连，其输出端连接逻辑控制单元的输入， 逻辑控制输出IO位数据连接数模转换器的输入，数模转换器的输入端接输入信号VIN，参考电平VREF，地电位GND;其特征在于，所述缓冲器采用开关运放，该开关运放由8 个MOS管组成，其中Ml, M2， M3， M4为NMOS管，M5， M6， M7， M8为PMOS 管；各MOS管的连接关系为NM0S管M1的源极接地，栅极与外面的固定电平IC相 连，漏极与M2的源极连接，M2的栅极连接SWITCH信号，漏极与M3和M4的源极连 接于节点D2， M4的栅极连接输入信号VIN， M4的漏极与M5的栅极和漏极连接于节点 D1，M3的栅极与漏极连接成为输出端VOUT，PMOS管M5的源极连接到电源电压VDD， M6的栅极连接节点D1，源极连接到电源电压VDD，漏极接到输出端VOUT， M7、 M8 的栅极连接控制信号SWITCH, M7、 M8漏极连接电源电压VDD, M7的源极接到节点 Dl上，M8的源极连接到节点D2上；所述各NMOS的衬底接地，各PMOS的衬底接到 电源电压VDD上。本专利技术的特点及技术效果本专利技术采用开关运放作为逐次逼近模数转换器，其特点为电路的工作状态由信号 SWITCH控制，当"SWITCH=1"电路正常工作，当"SWITCH=0"电路关断，电路不消 耗功耗。本专利技术通过合适的时序控制有效地降低了模数转换器的整体功耗，对于一个10bit的 逐次逼近ADC来说，采用开关运放可以将缓冲器的功耗降低为原来的4/14。附图说明图1为逐次逼近ADC整体结构示意图。图2图1中已有的缓冲器的结构示意图。图3本专利技术的采用开关运放结构实现的缓冲器结构示意图。图4为本专利技术的工作时序图。具体实施方式本专利技术提出的采用开关运放的逐次逼近模数转换器结合附图详细说明如下 本专利技术提出的采用开关运放的逐次逼近模数转换器如图1所示，该转换器包括数模 转换器，比较器，缓冲器以及逻辑控制单元；各器件的连接关系为缓冲器和数模转换器 分别连接比较器的两端，比较器的两个输入通过一个开关相连，其输出端连接逻辑控制单 元的输入，逻辑控制输出IO位数据连接数模转换器的输入，数模转换器的输入端接输入信号VIN，参考电平VREF，地电位GND。本专利技术的缓冲器采用开关运放，其结构如图3所示，该开关运放由8个MOS管组成， 其中M1， M2, M3, M4为NMOS管，M5, M6， M7， M8为PMOS管；各MOS管的 连接关系为各MOS管的连接关系为NMOS管Ml的源极接地，栅极与外面的固定电 平IC相连，漏极与M2的源极连接，M2的栅极连接SWITCH信号，漏极与M3和M4 的源极连接于节点D2， M4的栅极连接输入信号VIN， M4的漏极与M5的栅极和漏极连 接于节点Dl， M3的栅极与漏极连接成为输出端VOUT， PMOS管M5的源极连接到电源 电压VDD， M6的栅极连接节点Dl，源极连接到电源电压VDD，漏极接到输出端VOUT， M7、 M8的栅极连接控制信号SWITCH, M7、 M8漏极连接电源电压VDD， M7的源极 接到节点D1上，M8的源极连接到节点D2上；M7， M8的作用是将D1， D2电位接到 高电位上，防止漏电流影响到输出。NMOS的衬底接地，PMOS的衬底接到电源电压VDD 上。本专利技术的工作原理结合图4说明如下对于本专利技术的一个10bit的逐次逼近ADC的工作时序如图4，前四个周期是DAC对输入信号进行采样，缓冲器提供比较器开始的共模电平，后面十个周期是将输入信号与一系列参考电平进行比较，将结果输出的过程。 从图4中可以看出，开始四个周期是DAC对输入信号进行采样的过程，后面十个周期是ADC进行比较和判断的过程。第五个周期，将输入信号VIN与参考电平VREF/2 (由離>翌DAC产生)进行比较，如果 2，比较器将比较结果送给逻辑控制部分，同时输出最高位数据"1"，在第六个周期，逻辑控制部分控制DAC的输入信号产生参考电压2 + 4—4。如果r/A^i^，比较器将比较结果送给逻辑控制部分，同时2输出最高位数据"0"，在第六个周期，逻辑控制部分控制DAC的输入信号产生参考电压 ,F24 4依此类推，直到得到最低位结果为止。传统的缓冲器在整个过程中一直处于工作状态，这样就一直在消耗能量。如果能够在 不需要缓冲器的时候将其关断，就可以节省不必要的能量，从而降低功耗。基于这种思想， 本专利技术在前四个周期DAC对输入信号进行采样，控制信号"SWITCH=1"，缓冲器工作， 从第五个周期到结束是进行比较的过程，这时由于共模电平以及输入信号已经存储在电容 上面，所以本专利技术也就不需要缓冲器本文档来自技高网...

【技术保护点】
一种采用开关运放的逐次逼近模数转换器，该转换器包括：数模转换器，比较器，缓冲器以及逻辑控制单元；其中，缓冲器和数模转换器分别连接比较器的两端，比较器的两个输入通过一个开关相连，其输出端连接逻辑控制单元的输入，逻辑控制输出１０位数据连接数模转换器的输入，数模转换器的输入端接输入信号（ＶＩＮ），参考电平（ＶＲＥＦ），地电位（ＧＮＤ）；其特征在于，所述缓冲器采用开关运放，该开关运放由８个ＭＯＳ管组成，其中Ｍ１，Ｍ２，Ｍ３，Ｍ４为ＮＭＯＳ管，Ｍ５，Ｍ６，Ｍ７，Ｍ８为ＰＭＯＳ管；各ＭＯＳ管的连接关系为：ＮＭＯＳ管Ｍ１的源极接地，栅极与外面的固定电平（ＩＣ）相连，漏极与Ｍ２的源极连接，Ｍ２的栅极连接（ＳＷＩＴＣＨ）信号，漏极与Ｍ３和Ｍ４的源极连接于节点（Ｄ２），Ｍ４的栅极连接输入信号（ＶＩＮ），Ｍ４的漏极与Ｍ５的栅极和漏极连接于节点（Ｄ１），Ｍ３的栅极与漏极连接成为输出端（ＶＯＵＴ），ＰＭＯＳ管Ｍ５的源极连接到电源电压（ＶＤＤ），Ｍ６的栅极连接节点（Ｄ１），源极连接到电源电压（ＶＤＤ），漏极接到输出端（ＶＯＵＴ），Ｍ７、Ｍ８的栅极连接控制信号（ＳＷＩＴＣＨ），Ｍ７、Ｍ８漏极连接电源电压（ＶＤＤ），Ｍ７的源极接到节点（Ｄ１）上，Ｍ８的源极连接到节点（Ｄ２）上；所述各ＮＭＯＳ的衬底接地，各ＰＭＯＳ的衬底接到电源电压（ＶＤＤ）上。...

【技术特征摘要】

【专利技术属性】
技术研发人员：乔峻石，李冬梅，
申请(专利权)人：清华大学，
类型：发明
国别省市：11[中国|北京]