本发明专利技术揭露一种支持动态字节长度的存储器存取装置，特别是支持动态调整字节长度的编码／解码系统的并行式存储器储存与读取功能。本发明专利技术的存储器存取装置，是一种新的并行式存储器的存取方式，为并串并（ｐａｒａｌｌｅｌ ｔｏ ｓｅｒｉａｌ ｔｏｐａｒａｌｌｅｌ，ＰＳＰ）的存取方式，可由并行式方式储存存储器，避免编解码系统的兼容性问题与其它元件的兼容性问题，强化资料定址功能。本发明专利技术的存储器存取装置，通过并接输入串接输出模组与串接输入并接输出模组的组合，让资料得以串行序列方式转移或传送，将资料线宽度需求不一的编码器、解码器、与并行式存储器等元件连接起来，以实现存取与定址功能。
【技术实现步骤摘要】
本专利技术是关于一种支持动态字节长度的存储器存 取装置，特别是在支持动态调整字节长度的编码/解码 系统的并行式存储器储存与读取功能。
技术介绍
在现行的集成电路(Integrated Circuits, IC) 设计中，多会使用并行式存储器作为储存器，例如， 静态随机储存存储器(Static RAM， SRAM)、动态随机 存取存储器(Dynamic RAM， DRAM)、随机存取存储器 (Random Access Memory ，RAM )、只读存储器 (Read-Only Memory ，ROM )、 可程序只读存储器 (Programmable ROM, PROM)、 电子抹除式只读存储器 (Electrically Erasable Programmable Read-Only Memory ， EEPROM)及闪存(Flash Memory) …等等。在使用一般的固定字节长度的编码与解码方式时，为 了定址(addressing)方便，多会把并行式存储器的数据总线data bus)宽度，设定与编码与解码系统的字节长度呈现倍数关系。例如在5比特(5 -bit)的适应性差异脉波码调变(Adaptive Differential PulS 6CodeMo du 1 at io n，ADPCM)系统中，多会把数据总线的宽度设定为5个比特、1 0个比特、1 5个比特或者2 0个比特但是，此存储器的数据总线的宽度会面临到与其它模组的兼容性问题，因为，在编解码系统中，其它模组元件须与储存压缩资料的存储器共享单的存储器模组例;如， 一 个8比特的中央处理器c 6 ri t e rp r o c e ssu nit ， CPU )，便难以与5比特的编码系统兼容。所以，一般内含8比特中央处理器的集成电路，通常选择4比特或8比特的编码系统，此会将编码系统的表现受到极大的限制。当使用5比特的编码系统，就只能使用1 0比特的数据总线宽度，中央处理器的每条指令会浪费两个比特，或者直接使用两个不同数据总线宽度的存储器模组，此会使硬件成本大大的增加。同样的，存储器的数据总线的宽度会面临到与其它编码系统的兼容性问题。即当资料线宽度是根据某依固定字节长度的编码系统(例如，对数型脉波码调变 (Logarithmic Pulse Code Modulation, Log PCM) 系统、适应性脉波码调变 (Adaptive Pulse Code Modulation, APCM)系统)的字节长度订定时，若希 望同时兼容另一个或多个固定字节长度的编码系统，以应付不同的压縮质量需要时，数据总线的宽度将难 以选择。例如，在5比特的适应性差异脉波码调变系统所 能选择的数据总线宽度只有5比特、1 0比特、15 比特…等5的倍数，当如果需要兼容 一 个4比特的适 应性差异脉波码调变系统，那数据总线宽度必须为5 与4的最低公倍数 (least common multiple, LCM) 的整倍数，即2 0比特、4 0比特、6 0比特等。而 当如果更同时兼容 一 个3比特的系统，则其最小公倍 数更只能选择6 0比特，如此存储器的数据总线的宽 度限制与成本控制将会提高。更甚者，若当编解码器/解码器为支持动态调整字 节长度的算法，即编码器为节省频宽与压縮比，以不 同的字节长度来编码输出；同样地，解码器则可依照 编码器的动态字节长度编码方式，接收不同字节长度 的编码资料，则固定总线宽度的并行式存储器，则很 难支持此类支持动态调整字节长度的编码器与解码 器。
技术实现思路
本专利技术提供一种支持动态字节长度的存储器存取 装置，特别是支持动态调整字节长度的编码/解码系统 的并行式存储器储存与读取功能。本专利技术的存储器存取装置，是 一 种新的并行式存储器的存取方式，为并串并(parallel to serial to parallel, PSP)的存取方式，可由并行式方式储存与 读取存储器，避免编/解码系统的兼容性问题与其它元 件的兼容性问题，强化资料定址(addressing)功能。本专利技术支持动态字节长度的存储器存取装置，第 一实施范例中，支持动态字节长度的存储器储存装置 至少备有至少一个编码器(encoder)、 一并接输入串 接输出(Parallel In Serial 0ut， PIS0)模组、一 串接输入并接输出(Serial In Parallel 0ut， SIP0) 模组、以及 一 并行式存储器。并接输入串接输出模组 一次接收任 一 编码器输出的n比特资料，并将n比特 资料转换为 一 相对应的序列资料输出；串接输入并接 输出模组以1比特的资料线宽度接收并接输入串接输 出模组的序列资料，同时输出m比特资料；并行式存 储器以m比特数据总线宽度 一 次接收串接输入并接输 出模组输出的此m比特资料。第二实施范例中，说明 一 种支持动态字节长度的存储器读取装置，此读取装置至少备有一并行式存储器、一并接输入串接输出模组、 一 串接输入并接输出模组、以及至少一个解码器(decoder)。并接输入串接输出模组 一 次接收并行式存储器输出的m个比特资料，并将m个比特资料转换为 一 相对应的序列资料输出；串接输入并接输出模组以1比特的资料线宽度接收并接输入串接输出模组的序列资料，同时输出n比特资料;解码器 一 次接收此串接输入并接输出模组的n比特资料。附图说明以下配合附图、实施例的详细说明及申请专利范围，将上述及本专利技术的其它目的与优点详述于后，其中图1为本专利技术的第 一 实施范例，说明 一 种支持动态字节长度的存储器储存装置的一个示意图。图2为本专利技术第二实施范例，说明 一 种支持动态字节长度的存储器读取装置的一个示意图。具体实施例方式本专利技术的支持动态字节长度的存储器存取装置，是应用在编码/解码的存取系统中，编码器与解码器所 使用的资料线宽度(资料线宽度即其边码器与解码器 输出与读取的字节长度，其包含固定字节长度的编/解 码系统与动态调整字节长度的编/解码系统)，是可以 与并行式存储器的数据总线的宽度不相等或为非倍数 关系，以实现储存、读取、与定址功能。以下以两个实施范例来分别说明支持动态字节长 度的存储器储存、与读取装置。图1为本专利技术的第 一 实施范例，说明 一 种支持动 态字节长度的存储器储存装置的一个示意图，本储存 装置是应用于编码系统中。参考图l，此储存装置至 少备有至少一个编码器1 A— 1 N、 一并接输入串接输出模组3 A 、 一串接输入并接输出模组5 A 、以及 一 并 行式存储器7 A 。并接输入串接输出模组3 A —次接收任 一 编码器输出的n个比特资料(即编码资料的字节 长度为n )，并将n个比特资料转换为 一 相对应的序列 资料输出；串接输入并接输出模组5 A以1比特的资料 线宽度接收并接输入串接输出模组3 A的序列数据；并 行式存储器7 A以m比特数据总线宽度一次接收串接输 入并接输出模组5 A输出的m比特资料。其中，编码器lA—lN以字节长度n将资料作编 码输出至并接输入串接输出模组3A，并接本文档来自技高网...
【技术保护点】
一种支持动态字节长度的存储器存取装置，是应用在编码储存系统中，其特征在于，该装置包含： 至少一个编码器； 一并接输入串接输出模组，一次接收任一该编码器输出的ｎ比特资料，并将该ｎ比特资料转换为一相对应的序列资料输出，ｎ为自然数； 一串接输入并接输出模组，是以１比特的资料线宽度接收该并接输入串接输出模组输出的该序列资料，同时输出ｍ比特资料，ｍ为自然数；以及 一并行式存储器，是以ｍ比特数据总线宽度一次接收该串接输入并接输出模组输出的该ｍ比特资料。
【技术特征摘要】
【专利技术属性】
技术研发人员：邓致超，
申请(专利权)人：佑华微电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。