一种弛张振荡器制造技术

本发明专利技术公开了一种弛张振荡器，包括：对称布置的两组RC充电电路、二选一开关、低通滤波器、两个比较器、RS寄存器和压控延迟单脉冲电路，两组所述RC充电电路各自的第一端分别连接对应所述比较器的反相输入端，各自的第二端分别通过所述二选一开关连接所述低通滤波器的输入端；所述低通滤波器的输出端连接两个所述比较器的同相输入端；两个所述比较器的输出端分别连接所述RS寄存器的两个输入端；所述RS寄存器的一个输出端连接所述压控延迟单脉冲电路。本发明专利技术能够在实际实现中允许的最小电阻和电容的条件下，获得倍增的振荡频率。获得倍增的振荡频率。获得倍增的振荡频率。

【技术实现步骤摘要】
一种弛张振荡器


[0001]本专利技术涉及一种弛张振荡器。

技术介绍

[0002]片上振荡器广泛的应用于低功耗、低成本应用之中，例如生物传感器件、微计算机、无线传感网络、微控制器、高速接口等。高可靠度要求振荡器独立于电源电压、温度等。随着应用的发展技术变革，高速振荡器成为需求。目前弛张振荡器都是工作在几十兆赫兹以下，无法达到新的要求。由于弛张振荡器本质是RC（电阻
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电容）型振荡器，随着频率的增加，振荡器的电阻R和电容C的值要求非常小，而整个电路的寄生电阻和寄生电容以及器件的非理想型，限制了RC的进一步减小。此外现有技术在消除弛张振荡器中比较器电路及其它器件的延迟的技术，在更高的振荡频率上逐渐出现短板。

技术实现思路

[0003]本专利技术的目的在于提供一种弛张振荡器，能够在实际实现中允许的最小电阻和电容的条件下，获得倍增的振荡频率。
[0004]实现上述目的的技术方案是：一种弛张振荡器，包括：对称布置的两组RC充电电路、二选一开关、低通滤波器、两个比较器、RS寄存器和压控延迟单脉冲电路（VCOP），两组所述RC充电电路各自的第一端分别连接对应所述比较器的反相输入端，各自的第二端分别通过所述二选一开关连接所述低通滤波器的输入端；所述低通滤波器的输出端连接两个所述比较器的同相输入端；两个所述比较器的输出端分别连接所述RS寄存器的两个输入端；所述RS寄存器的一个输出端连接所述压控延迟单脉冲电路。
[0005]优选的，所述RC充电电路包括第一电阻、第一开关、第二开关、第三开关、第一电容和第二电容，所述第一电阻的一端接电源，另一端连接所述第一开关的第一端；所述第二开关和第二电容的串联支路、第三开关以及第一电容并联，形成并联支路，该并联支路的一端连接所述第一开关的第二端，另一端接地；所述第一开关的第一端作为RC充电电路的第一端；所述第二开关和第二电容的相接端作为所述RC充电电路的第二端。
[0006]优选的，所述低通滤波器包括第一运算放大器、第二电阻和第三电容，所述第一运算放大器的反相输入端通过所述第二电阻连接所述二选一开关，同向输入端接参考电压，输出端作为所述低通滤波器的输出端；所述第三电容的两端连接所述第一运算放大器的反相输入端和第一运算放大器的输出端。
[0007]优选的，所述压控延迟单脉冲电路连接低通滤波负反馈电路；
所述低通滤波负反馈电路包括第二运算放大器、第三电阻和第四电容，所述第二运算放大器的反相输入端通过第三电阻接时钟信号，同相输入端接电源，输出端连接压控延迟单脉冲电路；所述第四电容的两端连接所述第二运算放大器的反相输入端和第二运算放大器的输出端。
[0008]本专利技术的有益效果是：本专利技术在获得同样振荡频率的基础上，倍增振荡器的电容电阻，减少寄生影响。即在实际实现中允许的最小电阻和电容的条件下，获得倍增的振荡频率。从而解决小电容电阻值情况下，减小寄生电阻电容的影响以及器件的非理想型影响，实现高速振荡频率。并且解决高频振荡下，比较器等模块的延迟随温度的变化引起的频率变化，提高振荡频率的精度。也解决高速振荡器两相振荡交替时时钟非交叠的可靠性问题。
附图说明
[0009]图1是本专利技术的弛张振荡器的电路图；图2是本专利技术中RC充电电路的电路图；图3是本专利技术中压控延迟单脉冲电路的电路图；图4是本专利技术中压控延迟单脉冲电路的波形图。
具体实施方式
[0010]下面将结合附图对本专利技术作进一步说明。
[0011]请参阅图1
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4，本专利技术的一种弛张振荡器，包括：对称布置的两组RC充电电路、二选一开关SW4、低通滤波器、两个比较器A1、A2、RS寄存器100和压控延迟单脉冲电路，两组RC充电电路各自的第一端分别连接对应所述比较器的反相输入端，各自的第二端分别通过二选一开关SW4连接所述低通滤波器的输入端。低通滤波器的输出端连接两个所述比较器A1、A2的同相输入端。两个比较器A1、A2的输出端分别连接所述RS寄存器100的两个输入端。RS寄存器100的一个输出端连接压控延迟单脉冲电路。
[0012]如图2所示，以一组RC充电电路为例。RC充电电路包括第一电阻R1、第一开关SW1、第二开关SW2、第三开关SW3、第一电容CC1和第二电容CS1，第一电阻R1的一端接电源VDD，另一端连接第一开关SW1的第一端。第二开关SW2和第二电容CS1的串联支路、第三开关SW3以及第一电容CC1并联，形成并联支路，该并联支路的一端连接第一开关SW1的第二端，另一端接地GND。第一开关SW1的第一端作为RC充电电路的第一端。第二开关SW２和第二电容CS1的相接端作为RC充电电路的第二端。
[0013]电路工作在两个相位φ1和φ2。当φ2相位时，第一、第二开关SW1、SW2接通，第三SW3、二选一开关SW4关断，电源VDD经过第一电阻R1给第一、第二电容CC1、CS1充电，当第一、第二电容CC1、CS1上的电压VO1达到阈值VOSC时，进入相位φ1。此时，第一、第二开关SW1、SW2关断，第三SW3、二选一开关SW4接通。充电电压VO1被采样到第二电容CS1上。经过低通滤波后，产生阈值VOSC电压。
[0014]另一组RC充电电路与上述RC充电电路结构一致，其具体由图1中的开关SW5、SW6、SW7，电阻R2、电容CC2、CS2构成。
[0015]如图1所示，低通滤波器包括第一运算放大器A0、第二电阻R3和第三电容CF1。第一
运算放大器A0的反相输入端通过第二电阻R3连接二选一开关SW4，同向输入端接参考电压VREF，输出端作为低通滤波器的输出端。
[0016]第三电容CF1的两端连接第一运算放大器A0的反相输入端和第一运算放大器A0的输出端。
[0017]如图3所示，为压控延迟单脉冲电路的示意图。主要功能是倍增频率，并通过电压VD控制占空比。波形图如图4所示。输入时钟MCLK，输出时钟波形CLK，图中CLK占空比D，受电压VD控制。电压VD由时钟CLK经过滤波与参考电压比较，得到负反馈电压。
[0018]具体地，压控延迟单脉冲电路连接低通滤波负反馈电路。如图1所示，低通滤波负反馈电路包括第二运算放大器A3、第三电阻R4和第四电容CF2。第二运算放大器A3的反相输入端通过第三电阻R4接时钟信号CLK，同相输入端接电源VDD/2，输出端产生电压VD，并连接压控延迟单脉冲电路。第四电容CF2的两端连接第二运算放大器A3的反相输入端和第二运算放大器A3的输出端。
[0019]两个比较器A1、A2和RS寄存器100，产生时钟MCLK时钟的两个相位φ1和φ2。时钟MCLK经过压控延迟单脉冲电路VCOP产生CLK时钟输出。
[0020]综上，第一组电源VDD经过第一电阻R1给第一、第二电容CC1、CS1充电，当第一、第二电容CC1、CS1上的电压达到阈值VOSC时，启动第二组电源VDD经过电阻R2给电容C2充电，并释放第一组电容C1上的电荷。当第二组收到启动信号时，第二组的电源经过R2给电容本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种弛张振荡器，其特征在于，包括：对称布置的两组RC充电电路、二选一开关、低通滤波器、两个比较器、RS寄存器和压控延迟单脉冲电路，两组所述RC充电电路各自的第一端分别连接对应所述比较器的反相输入端，各自的第二端分别通过所述二选一开关连接所述低通滤波器的输入端；所述低通滤波器的输出端连接两个所述比较器的同相输入端；两个所述比较器的输出端分别连接所述RS寄存器的两个输入端；所述RS寄存器的一个输出端连接所述压控延迟单脉冲电路。2.根据权利要求1所述的弛张振荡器，其特征在于，所述RC充电电路包括第一电阻、第一开关、第二开关、第三开关、第一电容和第二电容，所述第一电阻的一端接电源，另一端连接所述第一开关的第一端；所述第二开关和第二电容的串联支路、第三开关以及第一电容并联，形成并联支路，该并联支路的一端连接所述第一开关的第二端，另一端接地；所述第...

【专利技术属性】
技术研发人员：董子刚，
申请(专利权)人：灿芯半导体上海股份有限公司，
类型：发明
国别省市：