负电压电平转换电路制造技术

负电压电平转换电路，其特征在于，含有　　　　ＣＭＯＳ反相器（５０７）：其输入端连接输入电压；　　　　第一个反相器：由ＰＭＯＳ管（５０４）和ＮＭＯＳ管（５０１）构成，连接在ＣＭＯＳ反相器（５０７）的输入端和负高压输入端之间；　　　　第二个反相器：由ＰＭＯＳ管（５０３）和ＮＭＯＳ管（５０２）构成，连接在ＣＭＯＳ反相器（５０７）的输出端和负高压输入端之间，其输出端是所述负电压电平转换电路的输出端；该输出端输出的高电平是由ＰＭＯＳ管（５０３）传输的，该输出端输出的低电平是由ＮＭＯＳ管（５０２）传输的；　　　　所述第一个反相器的输入端连接第二个反相器的输出端，第一个反相器的输出端连接第二个反相器的输入端，使第一个反相器和第二个反相器成为输出电压的正反馈通道；在ＣＭＯＳ反相器（５０７）的输入端和第二个反相器的输入端之间连接一个栅极接地的ＰＭＯＳ管（５０５），以提供第二个反相器的初始电压；在ＣＭＯＳ反相器（５０７）的输出端和第一个反相器的输入端之间连接一个栅极接地的ＰＭＯＳ管（５０６），以提供第一个反相器的初始电压。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

负电压电平转换电路涉及到混合信号处理集成电路和不挥发存储器电路设计

技术介绍
目前，在不挥发性存储器中，快闪存储器(Flash Memory)以其高编程速度、高集成度和优越的性能迅速得到发展。1984年Masuoka等首次提出快闪存储器的概念，即通过按块(sector)擦除按位写编程来实现了快闪擦除的高速度，并消除了EEPROM(ErasableProgrammable Read-only memory可擦可编程只读存储器)中必需的选择管。图1是一个传统快闪存储器单元的剖视图，它为由多晶硅浮栅103(Floating Gate)和控制栅101(Control Gate)组成的叠栅结构。在p型半导体衬底上，在源极区105注入形成的n+结构；在漏极区107注入形成的n+结构。浮栅103位于源极区105和。漏极区107之间的P型衬底106的上方。同时浮栅103和衬底106之间用绝缘层104隔离。在控制栅101和浮栅103之间用绝缘层102隔离。这种叠栅结构，从控制栅101看到的存储单元的阈值电压，会跟随浮栅103中电子的多少的变化而变化。图2是传统NOR型快闪存储器的局部阵列结构示意图。存储单元的控制栅101接在相应的字线WL0-WL3上，存储单元的漏极107接在相应的位线LB0-LB3上，一个块中所有存储单元的源极105都接在同一根源线VS上。表1是当存储器编程，读取，擦除所需要加在字线，位线，源线上的典型电压。 表1传统采用漏极沟道热电子(Channel Hot Electron)注入来执行写入(Write或者Program)操作，采用Fowler-Nordheim(简称F-N)隧穿效应穿透到源极来进行擦除(Erase)操作。在采用沟道热电子注入进行写入操作的过程中，漏极105加一4伏～6伏的电压，控制栅101加一8伏～12伏的电压，源极107及衬底106接地。在漏极105和控制栅101电压共同作用下，沟道中产生的热电子可以穿透隧穿氧化层注入到浮栅103中，从而实现写入操作。在采用F-N隧穿效应穿透到源极107的过程中，漏极105浮空，源极107加一个4伏～6伏的电压，控制栅101加一负6伏～负10伏的电压。由此可见，当对存储器进行不同操作时，需要在存储单元的控制栅，源极，漏极，加上相应的电压。因此在不挥发性存储器中，就需要一个能够把输入电压转换为不同操作所需要的正高压或者负高压的电路。图3是一个传统的负高压电平转换电路。当输入端B为高电平VDD的时候，高压PMOS晶体管402截止，反相器I401的输出端Bb为0V，所以高压PMOS晶体管403导通，out被上拉为VDD。由于高压NMOS晶体管400的栅极out为VDD，此时高压NMOS晶体管400导通，所以节点outb就被下拉为负高压VNH。对于高压NMOS晶体管401，由于其栅极被下拉为VNH，所以高压NMOS晶体管401关断。当输入端B为低电平0V的时候，高压PMOS晶体管402导通，outb被上拉为VDD，此时高压NMOS晶体管401导通，同时反相器I401的输出端Bb为VDD，所以高压PMOS晶体管403截止，输出端out就被下拉为负高压VNH。高压NMOS晶体管400的栅极out由于被下拉为VNH，所以高压NMOS晶体管400关断。因此，当输入端B在低电平0V和高电平VDD变化时，输出端out相应的在负高压VNH和电源VDD之间切换，从而完成了对输入电平的转换。对于图3所示的传统负电压电平转换电路来说，输出端out为高电平VDD的时候，由于高压PMOS晶体管403的栅极Bb为0V，所以对于高压PMOS晶体管403来说，Vgs403-Vt403＝VDD-|VtMP403|。当电源电压VDD降低时，高压PMOS晶体管403的导通能力也将相应的降低，因而输出高电平驱动能力也会下降，最终将影响该电路的电平转换速度。因此对于传统的负高压电平转换电路，当电源电压下降后，将会出现较大的转换功耗。进一步试验说明对于传统的负高压电平转换电路，只有在电源电压不降低的情况下，才能保证电路正常能够工作，这也就限制了高压晶体管尺寸的缩小能力，增加了制造工艺的复杂性。经检索，在现有的专利文献和非专利文献中没有公开与本专利技术所提出的负电压电平转换电路相同或相似的电路。
技术实现思路
本专利技术的目的就是提出一种电平转换速度快，转换功耗小，当电源电压下降时，仍然能够正常工作的负电压电平转换电路。本专利技术所提出的负电压电平转换电路含有CMOS反相器(507)其输入端连接输入电压；第一个反相器由PMOS管(504)和NMOS管(501)构成，连接在CMOS反相器(507)的输入端和负高压输入端之间；第二个反相器由PMOS管(503)和NMOS管(502)构成，连接在CMOS反相器(507)的输出端和负高压输入端之间，其输出端是所述负电压电平转换电路的输出端；该输出端输出的高电平是由PMOS管(503)传输的，该输出端输出的低电平是由NMOS管(502)传输的； 所述第一个反相器的输入端连接第二个反相器的输出端，第一个反相器的输出端连接第二个反相器的输入端，使第一个反相器和第二个反相器成为输出电压的正反馈通道；在CMOS反相器(507)的输入端和第二个反相器的输入端之间连接一个栅极接地的PMOS管(505)，以提供第二个反相器的初始电压；在CMOS反相器(507)的输出端和第一个反相器的输入端之间连接一个栅极接地的PMOS管(506)，以提供第一个反相器的初始电压。实验证明，本专利技术所提出的负电压电平转换电路，电平转换速度快，功耗小，当电源电压下降时，仍然能够正常工作。附图说明图1，是一个传统快闪存储器单元的剖视图；图2，传统NOR型快闪存储器的局部阵列结构示意图；图3，传统的负高压电平转换电路；图4，本专利技术提出的负电压电平转换电路；图5，本专利技术提出的负电压电平中转换电路晶体管的剖视图。具体实施例方式结合附图说明本专利技术的具体实施方式。图4是本专利技术提出的负电压电平转换电路，由高压PMOS晶体管503～506，高压NMOS晶体管501，502和一个工作于VDD电压下的CMOS反相器507组成。高压PMOS晶体管504的漏极接节点outb(NMOS管501的漏极)，栅极接在输出节点out上(NMOS管502的漏极)，源极接在输入端A上。高压PMOS晶体管505的漏极接节点outb，栅极固定接地，源极接在输入端A上。高压PMOS晶体管503的漏极接输出节点out，栅极接在节点outb上，源极接在反相器507的输出端B上。高压PMOS晶体管506的漏极接输出端out，栅极固定接地，源极接在反相器507的输出端B上。高压NMOS晶体管501的漏极接节点outb，栅极接输出节点out，源极接负电压VNH。高压NMOS晶体管502的漏极接输出端out，栅极接节点outb，源极接负电压VNH。高压NMOS晶体管501和高压PMOS晶体管504的漏极相连，栅极相连，构成第一个反相器，这个反相器的输入接节点out，输出是outb，节点outb输出的高电平是A点电平，低电平是VNH。高压NMOS晶体管502和高压PMOS晶体管503构成第二个反相器，其输入接节点outb，输出是o本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：段志刚，潘立阳，伍冬，朱钧，
申请(专利权)人：清华大学，
类型：发明
国别省市：