高速双模16/17预分频器制造技术

高速双模１６／１７预分频器电路，属于高速频率合成器以及高频收发技术领域。该预分频器电路由三个正沿触发器、一个两输入或门、一个两输入与非门、一个三输入与非门和两个负沿触发器组成。其中，三个正沿触发器、两输入或门和两输入与非门构成的除４／５同步分频单元采用上升沿触发，两个负沿触发器构成的除４异步分频单元用下降沿触发，反馈控制逻辑单元采用三输入与非门。该预分频器电路消除了现有技术中，１７分频时反馈路径对预分频器速度的影响，减少了反馈路径的延迟，从而避开产生反馈状态对同步４／５分频速度的影响，提高了预分频器的速度，解决了频率合成器的速度瓶颈问题，良好地实现预分频器的１６／１７的高速分频。

【技术实现步骤摘要】

本专利技术涉及一种高速双模16/17预分频器，属于高速频率合成器以及高频收发

技术介绍
在高频的接收/发射系统中，锁相环型频率合成器是可调谐射频芯片中的核心模块。作为本振源，它要根据接收与发射频道要求，按一定频率间隔，产生频率可调的本振信号输出。频率合成器中的可编程分频器实现了本振频率的可编程输出，其中预分频电路直接接收压控振荡器的输出信号，工作在最高频率处，是影响锁相环型频率合成器速度的关键电路。在传统的双模预分频器电路结构中，由于反馈路径的延迟，大大影响了锁相环型频率合成器的速度。2002年9月，发表在第28届欧洲固态电子电路讨论会(ESSCIRC)会议文集第611页至614页的《Low Jitter Design of a 0.35μm-CMOS Frequency DividerOperating up to 3GHz》一文，公开了一种改进的预分频器电路结构图。该预分频器电路含有五个正沿触发器、一个两输入与非门、一个两输入或门和一个三输入或门，它采用三输入或门反馈控制以实现17分频，减小输入时钟的最小周期，从而提高17分频时预分频器最高工作频率，是预分频速度有一定的提高。但是在该预分频器电路中，由反馈所带来的延迟，相对于触发器本身的延迟依旧很大，17分频的工作频率仍远小于16分频的工作频率，限制了双模预分频器的分频频率的提高。
技术实现思路
技术问题为解决上述现有技术中存在的问题，本专利技术提供一种高速双模16/17预分频器，进一步减小反馈对关键路径的限制，使17分频与16分频时的工作频率基本一致，进而提高双模预分频器的分频频率。技术方案为解决上述技术问题，本专利技术的高速双模16/17预分频器包括三个正沿触发器、一个两输入或门、一个两输入与非门、一个三输入与非门和两个负沿触发器，其中，三输入与非门的第一输入端接外电路输入外部控制信号，三输入与非门的第二、第三输入端分别对应连接所述两个负沿触发器的输出端；两输入或门的一个输入端连接三输入与非门的输出端，另一个输入端连接第三正沿触发器的输出端，该两输入或门的输出端连接第一正沿触发器的数据输入端；两输入与非门的一个输入端接第一正沿触发器的输出端，另一个输入端接第三正沿触发器的输出端，两输入与非门的输出端接第二正沿触发器数据输入端；第二正沿触发器的输出端接第三正沿触发器的数据输入端；第一负沿触发器的时钟输入端接第二正沿触发器的输出端，第一负沿触发器的输出端接第二负沿触发器的时钟输入端；时钟信号由所述三个正沿触发器的时钟输入端输入，本预分频电路的输出信号从第二负沿触发器的输出端引出。本专利技术的高速双模16/17预分频器电路，按功能可以分为除4/5同步分频单元、除4异步分频单元和反馈控制逻辑单元三个部分，其中除4/5同步分频单元采用上升沿触发，反馈控制逻辑单元采用三输入与非门，而除4异步分频单元采用下降沿触发，减小了最小输入时钟周期，增大了17分频时的最高输入频率，使之达到与16分频时的速度相当，从而避开产生反馈状态对同步4/5分频速度的影响，提高了预分频器的16/17的分频速度。有益效果本专利技术的高速双模16/17预分频器，在电路的设计上，对同步分频单元采用上升沿触发，而对异步分频单元采用下降沿触发，同时采用三输入与非门控制反馈逻辑，消除了17分频时反馈路径对预分频器速度的影响，减少了反馈路径的延迟，避开产生反馈状态对同步4/5分频速度的影响，提高了预分频器的速度，解决了频率合成器的速度瓶颈问题，良好地实现预分频器的16/17的高速分频。附图说明图1为改进的双模16/17预分频器电路结构图。图2为改进的双模16/17预分频器的吞脉冲信号附近的时序图。图3为本专利技术的双模16/17预分频器电路结构图。图4为本专利技术的吞脉冲信号附近的时序图。图5为三种预分频器后仿真输入敏感特性曲线的比较图。以上图中，21、41为吞脉冲，51为本专利技术的双模16/17预分频器进行16/17分频的特性曲线；52为改进的双模16/17预分频器进行17分频的特性曲线；53为传统的双模16/17预分频器进行17分频的特性曲线。具体实施例方式下面结合附图与具体实施方式对本专利技术作进一步详细说明。参见图1、图2。现有技术中的改进的预分频器电路含有五个正沿触发器、一个两输入与非门、一个两输入或门及一个三输入或门，它采用三输入或门反馈控制以实现17分频，当MCOUT为低电平时进行17分频，通过状态转换真值表及图2所示吞脉冲信号附近的时序可知，为使Q2正确产生吞脉冲信号，Q4Q3状态只需从01变为00，也就是反馈过程中异步分频器延迟只包含Q3状态变化所需时间，这可减小输入时钟的最小周期，从而提高17分频时预分频器最高工作频率。但是在改进的预分频器中，反馈所带来的延迟相对触发器本身的延迟还是很大的，无法从根本上实现双模分频时的最高工作频率保持基本一致，17分频的工作频率仍远小于16分频的工作频率，所以在改进的双模16/17预分频器电路中，17分频仍然影响预分频器速度的提高。参见图3。图中本专利技术的高速双模16/17预分频器由三个正沿触发器、一个两输入或门、一个两输入与非门、一个三输入与非门及两个负沿触发器组成，其中，三输入与非门15的第一输入端接外电路，用以输入外部控制信号MCOUT，其第二、第三输入端分别对应连接第一负沿触发器13的输出端Q13和第二负沿触发器14的输出端Q14；两输入或门16的一个输入端连接三输入与非门15的输出端，另一个输入端连接第三正沿触发器11的输出端Q11，两输入或门16的输出端连接第一正沿触发器12的数据输入端D12；两输入与非门17的一个输入端接第一正沿触发器12的输出端Q12，另一个输入端接第三正沿触发器11的输出端Q11，两输入与非门17的输出端接第二正沿触发器10数据输入端D10；第二正沿触发器10的输出端Q10接第三正沿触发器11的数据输入端D11；第一负沿触发器13的时钟输入端C13接第二正沿触发器10的输出端Q10，以输入同步正沿触发4/5分频单元分频之后的信号，其输出端Q13接第二负沿触发器14的时钟输入端C14；时钟信号CLK由所述三个正沿触发器的时钟输入端C12、C10、C11输入，从第二负沿触发器14的输出端Q14引出整个高速双模16/17预分频器电路的输出信号。三个正沿触发器、两输入或门16、两输入与非门17构成除4/5同步上升沿触发双模分频器单元，三输入与非门15构成反馈控制逻辑单元，两个负沿触发器构成除4异步下降沿触发分频器单元。本专利技术的工作原理如下参见图4，当外部模式控制信号MCOUT为低电平时，内部4/5分频模式控制信号MCIN保持为高电平，同步上升沿触发4/5分频器单元进行除4操作，从而进行16分频操作；当外部模式控制信号MCOUT为高电平时，且仅当第一负沿触发器13和第二负沿触发器14输出都为高电平时，MCIN变低，从而在通过两输入或门16后使第一正沿触发器12产生一个低电平的吞脉冲信号，迫使第二正沿触发器10额外保持长度为一个输入周期的高电平信号，则在此额外时间内，同步上升沿触发4/5分频单元进行除5操作，而后又恢复除4操作，从而进行17分频操作。与已公开的改进的双模16/17预分频器采用异步上升沿触发不同，本专利技术的异步除4分频本文档来自技高网...

【技术保护点】
一种高速双模１６／１７预分频器，包括三个正沿触发器、一个两输入或门、一个两输入与非门，其特征在于它还包括两个负沿触发器和一个三输入与非门，其中：三输入与非门（１５）的第一输入端接外电路输入外部控制信号（ＭＣＯＵＴ），其第二输入端、第 三输入端分别对应连接所述两个负沿触发器的输出端（Ｑ↓［１３］）和（Ｑ↓［１４］）；两输入或门（１６）的一个输入端连接三输入与非门（１５）的输出端，另一个输入端连接第三正沿触发器（１１）的输出端（Ｑ↓［１１］），其输出端连接第一正沿触 发器（１２）的数据输入端（Ｄ↓［１２］）；两输入与非门（１７）的一个输入端接第一正沿触发器（１２）的输出端（Ｑ↓［１２］），另一个输入端接第三正沿触发器（１１）的输出端（Ｑ↓［１１］），输出端接第二正沿触发器（１０）数据输入端（Ｄ↓ ［１０］）；第二正沿触发器（１０）的输出端（Ｑ↓［１０］）接第三正沿触发器（１１）的数据输入端（Ｄ↓［１１］）；第一负沿触发器（１３）的时钟输入端（Ｃ↓［１３］）接第二正沿触发器（１０）的输出端（Ｑ↓［１０］），其输出端（Ｑ ↓［１３］）接第二负沿触发器（１４）的时钟输入端（Ｃ↓［１４］）；时钟信号（ＣＬＫ）由所述三个正沿触发器的时钟输入端（Ｃ↓［１２］）、（Ｃ↓［１０］）和（Ｃ↓［１１］）输入，本预分频器电路的输出信号（ＯＵＴ）从第二负沿触发器（１４） 的输出端（Ｑ↓［１４］）引出。...

【技术特征摘要】

【专利技术属性】
技术研发人员：吴建辉，陈作添，戴学强，李红，张萌，茆邦琴，
申请(专利权)人：东南大学，
类型：发明
国别省市：84[中国|南京]