一种用于在上电时初始化数字集成电路的上电复位电路，包括：第一上电复位信号发生器（ＰＯＲＥ＿ＧＥＮ）；参考电压发生器（ＲＥＦ＿ＧＥＮ）；降压转换器电路（ＶＤＣ）；以及第二内部上电复位信号发生器电路（ＰＯＲＩ＿ＧＥＮ）。该第二内部上电复位信号发生器电路具有使能装置，也用于使用所述第一上电复位信号（ＰＯＲＥ）与所述降压转换器电路（ＶＤＣ）一起使能该第二内部上电复位信号发生器电路。熔丝装置允许用于可选择支持的外部电源电压的两个复位发生器的动态响应。
【技术实现步骤摘要】
本专利技术涉及数字集成电路半导体装置，具体而言涉及这样的装 置，其包括用于对在特定工作阶段期间可在低电压模式下运转的数字 集成系统核心部分供电的芯片上降压转换器，且确切地涉及芯片上上 电复位电路。
技术介绍
当电子系统开启时，外部电源电压(VDDE)供给到各种元件集成 电路半导体装置，并在特定tRAMP时间间隔期间斜坡上升。在上电期 间 一旦数字半导体装置内集成电路的电源电压到达正确水平，该装置 的状态通常被预设或者初始化，从而在上电阶段结束时正确地开始工作。集成在该装置内的所谓上电复位(P0R )发生器在上电期间被用于 初始化。所产生的POR信号为高，直至VDDE到达在上电期间初始化所 需的预定电平(VP0R+)，随后该P0R信号切换到低且该半导体装置工 作于待机模式。图1示出了包括芯片上降压转换器(VDC )的半导体装置的简化功 能方框图。各个框的描述如下 P0RE-GEN:其为在外部电源(VDDE )斜坡上升过程中产生PORE 信号的"外部"上电复位信号发生器。该外部产生的PORE信号具有复 位REF —GEN和VDC框的功能。*REF —GEN:其产生用于芯片上降压转换器VDC的被补偿的稳定 参考电压(VREF-VDC)。*VDC:其为使用VREF_VDC对其进行调节来将VDDE转换成稳定 的经调节的内部电压源(VDDI)的芯片上降压转换器。PORI-GEN:其为当VDC框产生稳定的经调节的内部电压源VDDI 时产生内部信号PORI的"内部"上电复位发生器。该PORI信号用于 复位和初始化IC的核心部分。*半导体装置的核心部分使用由芯片上VDC产生的稳定的经调节的内部源电压VDDI，且在VDDI和GND之间通常存在大的电容。图2示出了当VDDE以斜坡时间(ramping time) tRAMP上电和 断电时简化的PORE动态特性。在VDDE斜坡上升时，POR跟随VDDE， ( POR为"高"状态，直至 VDDE达到预定电平(VPOR-TH+:在上电过程中的POR阈值电压)；POR '高，保持该装置处于复位条件。在VDDE斜坡下降期间，当VDDE低 于VPOR —TH-(在断电过程中的POR阈值电压)时POR切换到'高，状 态)。VPOR-TH+和VPOR-TH-之间的差值确保了一滞后，该滞后用于在上电周期期间滤去电源电压中的噪声。图3示出了当VDDE以tRAMP时间斜坡上升和下降且VDDI正由VDC 转换外部电源电压VDDE产生时的简化的PORI动态特性。由于这种转 换，VDC响应时间在上电和断电期间引起了 VDDE和VDDI之间的时滞。 在VDDE和VDDI的断电期间，由于VDDI和GND之间需要时间释放的电 容性负载(Cpara)，存在另外的时滞。可以观察到，PORI和VDDI之 间的关系与PORE和VDDE之间的关系几乎相同。图4示出了用于第一或初级上电复位电路PORE-GEN和用于第二 或次级上电复位电路PORI-GEN的基本电路图。这两个电路相同且利用分别等于外部VDDE和VDDI的VDD起作用。该电路由三个部分组成，各个部分的细节解释如下。 Parti为由PMOS有源电阻器和P+扩散无源电阻器组成的非线性 分压器。PMOS有源电阻器增强了当上电斜坡时间快时的响应时间，而 形成于NWELL上的P+无源电阻器保证了相对于工艺扩展的稳定电阻 值，并防止在内部操作期间可能的地反弹(ground bouncing)。另一 方面，有源P+扩散电阻器在P+扩散和VDD之间引入寄生电容。Part2为反相器型电平检测器。当VREF-POR达到由PMOSO、NMOSO 和NM0S1形成的反相器的逻辑阈值时，POR信号切换为低。连接到 PM0S1、 PM0S2和NM0S2的反馈网络在上电和断电期间提供了 POR阈值 的特定滞后。Part3为用于选择Parti内PMOS有源电阻器数值的可选熔丝，当 前实施成提供该装置的不同外部电源电压额定值之间的选择，例如 1. 8V或3. OV电源电压。 例如，考虑P0RE — GEN，当VDD开始上升时，VREF — P0R电压发展 成输入电源电压VDDE的电压比。当VREF-P0R达到电平检测器的阈值 电压时，N0DE-F翻转且PORE信号切换到低状态，将该装置驱动到待 机模式。在待机模式期间，根据方程I-VREF-P0R/ (P+扩散电阻器的电 阻)，静态DC电流在P0R电路内流动。图5示出了 VDD= 3. 0V且P+电阻为0. 25Mohm时不同tRAMP的模 拟结果。对于相对短的tRAMP (快的上电//断电)，以比VP0R+min (/VP0R-max)更高(/低)的电压产生P0R信号，因为VREF一P0R上的寄生电容增大了其通过PM0S (/P+)电阻器的预充电(/放电)时间。对于相对长的tRAMP (慢的上电//断电)，所产生的P0R信号与VP0R+min (/VP0R-max )几乎一致。诸如上文所述的已知P0R电路的缺点可归纳如下。首先，当断电和上电之间的时间间隔非常短时，已知电路无法可靠地工作。图6示出了信号VDDE、 VDDI、 P0RE和P0RI之间的关系。当断电 和上电之间的时间间隔短时(参见虚线圆團A)， VDDI无法跟随VDDE， 因为VDDI需要时间释放电容性负栽(图1的Cpara)而，因此P0RI 由于其无法检测到VDDE假信号(glitch)而不能正确地工作。第二，当P+电阻值增大以减小待机电流吸收时，已知电路具有由 寄生电容导致的不期望的耦合效应。图7和图8示出了为了评估P0R阈值电压的结果行为，电阻值分 别为0. 5Mohm和1. OMohm时，P0R阈值电压与上电或断电时间(tRAMP ) 关系的模拟结果。图7示出了在增大P+电阻时POR+阈值电压的一定的 减小。这种现象可以通过放大的P+扩散电阻器和源节点VDD之间的寄 生电容的伴随增大来解释。当然，相对于VDD和GND存在N0DE-F的寄 生电容。图8示出了在图4的反相器输出节点N0DE-F和GND之间存在寄生 电容时P0R阈值电压行为。另一方面考虑，通过增大输入电源电压分压器的无源电阻部分以 最小化P0R电路内待机模式期间的静态DC电流吸收，通常是数字装置的伴随必要条件。申请人已经尝试了诸多方法以降低待机电流，然而如下文所概述，这些尝试由于相关缺点而不成功a) 使用N+电阻器替代P+电阻器并增大电阻。采用这种方法，在 上电期间获得了非常良好的P0R阈值动态特性，但是在断电期间并不 令人满意，由于N+电阻器形成于偏置到GND的P型基板上，因此N+电 阻器和GND之间存在大的寄生电容。b) 使用多晶硅电阻器(poly resistor)替代P+电阻器并增大电 阻。采用这种方法，在上电期间的P0R阈值动态特性非常良好，但是 在断电期间同样很不令人满意，因为多晶硅电阻器和GND之间存在大 的寄生电容。此外，多晶硅电阻器的电阻经历大的工艺差异，这导致 VP0R+大的展宽。c) 使用大的P+电阻器并在VREF-P0R和GND之间添加补偿电容 器。采用这种方法，在上电期间的P0R阈值动态特性非常良好，但是 由于通过该P+电阻器到GND的放电时间，在断电期间并不令人满本文档来自技高网...
【技术保护点】
一种用于在上电时初始化数字集成电路的上电复位电路，包括： 第一上电复位信号发生器（ＰＯＲＥ＿ＧＥＮ），被提供外部施加的电源电压（ＶＤＤＥ），在外部电源电压（ＶＤＤＥ）斜坡上升期间产生第一或外部上电复位信号（ＰＯＲＥ）； 参考电压发生器（ＲＥＦ＿ＧＥＮ），由所述外部施加的电源电压（ＶＤＤＥ）供电，在被所述第一上电复位信号（ＰＯＲＥ）使能时用于产生稳定的补偿参考电压（ＶＲＥＦ＿ＶＤＣ）； 降压转换器电路（ＶＤＣ），使用由所述参考电压发生器产生的所述参考电压（ＶＲＥＦ＿ＶＤＣ），将外部施加的电源电压（ＶＤＤＥ）转换为稳定的经调节的内部电源电压（ＶＤＤＩ）；以及 第二或内部上电复位信号发生器电路（ＰＯＲＩ＿ＧＥＮ），被供给所述稳定的经调节的内部电源电压（ＶＤＤＩ），并产生第二上电复位信号（ＰＯＲＩ），该第二上电复位信号（ＰＯＲＩ）被传输到所述集成电路核心部分用于在上电时初始化所述核心部分， 其特征在于所述第二内部上电复位信号发生器电路也具有使能装置，用于使用所述第一上电复位信号（ＰＯＲＥ）以及所述降压转换器电路（ＶＤＣ）一起使能该发生器电路。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：D宣，J穆拉蒂，T姜，
申请(专利权)人：意法半导体股份有限公司，意法半导体亚太私人有限公司，海力士半导体有限公司，
类型：发明
国别省市：IT[意大利]
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