描述一种具有本征延迟的相移电路，所述相移电路包括两个而不是四个延迟链及相应的选择器。这提供了显著的面积节省而且减少了所述相移电路的本征延迟，这对其中没有本征延迟匹配的实施例尤其有益。在一个特定实施例中，相移电路包括第一延迟电路和匹配延迟电路。所述第一延迟电路提供包括第一本征延迟和第一有意延迟的第一延迟。所述匹配延迟电路提供与第一本征延迟相匹配的匹配延迟。在一个特定实施例中，所述相移电路还包括第二延迟电路，用以提供包括第二本征延迟和第二有意延迟的第二延迟，其中第二本征延迟与第一本征延迟相匹配并且第二有意延迟是第一有意延迟的一半。匹配所述第一延迟电路的本征延迟允许把其输出与输入信号的延迟版本相比较，而不是与输入信号相比较。因此，所述相移电路可工作的输入信号的最大频率（Ｆｍａｘ）不受本征延迟或所述相移电路可工作的输入信号的最小频率（Ｆｍｉｎ）的限制。
【技术实现步骤摘要】
0001本专利技术涉及相移电路。
技术介绍
0002提供相移信号的一种简单方法是在时钟信号路径中包括一个 延迟元件。此简单方法包括下述缺点(1)其仅为特定输入时钟频率 提供期望的相位移动，(2)其工艺、电压和温度(PVT)变化大，及(3)其在生产流程中需要测试/评定，也就是在制造工艺期间，需要确 定相位移动是否在可接受的范围之内。0003产生相移信号的第二个方法是使用锁相环(PLL)电路。在一 个PLL电路中，压控振荡器(VCO)的输出OSC被提供给一个二分频 电路。然后二分频电路的输出OSC1/2 (其频率是OSC频率的一半) 被提供给相位频率检测器(PFD)。 OSC还被发送给一个负边缘触发二 分频电路。当VCO被锁定时，负边缘触发二分频电路的输出是CLK90， CLK90是相位移动了 90度的时钟输入CLKIN。此方法的缺点包括(1 ) 相对低的产出，(2)在生产中需要测试，(3)因为半导体工艺规模被 减少而难于移植，(4)对功率和本底噪声敏感，及(5)锁定困难。0004产生相移信号的第三个方法是使用延迟锁定环(DLL)电路。 图1是图示说明提供相位移动信号的DLL电路的框图。在图1中，DLL 电路100包括四个延迟链110、 120、 130和140及四个相应的多路转 换器115、 125、 135和145。第一到第四延迟链中的每一个是1/4T N 分接头延迟链，其中T是输入时钟信号CLKIN101的周期，N是一个 整数。每个延迟链包括N个延迟单元，其总体延迟是1/4T，其中每个 延迟单元产生T/ (4N)的延迟。每个延迟链向其各自的多路转换器提 供它的N个延迟输出，其中第一输出的延迟是0而且每个连续输出的 延迟以T/ (4N)增加。多路转换器115、 125、 135和145中的每一个 是N:1多路转换器。0005第一延迟链110接收输入时钟信号CLKIN101而且向第一多 路转换器115提供N个延迟信号。第一多路转换器115的输出116 (也 被称作CLK90)输入到第二延迟链120。第二延迟链120向第二多路 转换器125提供N个延迟信号。第二多路转换器125的输出126 (也 被称作CLK180)输入到第三延迟链130。第三延迟链130向第三多路 转换器135提供N个延迟信号。第三多路转换器135的输出136 (也 被称作CLK270)输入到第四延迟链140。第四延迟链140向第四多路 转换器145提供N个延迟信号。第四多路转换器145的输出146 (也 被称作CLK360)被发送到相位检测器160。0006相位检测器160也接收CLKIN。相位检测器160向控制电路 170提供关于CLKIN和CLK360之间相位差异的信息。如果CLKIN 与CLK360不同相，则控制电路170将向第一到第四多路转换器发送 控制信号171以从它们各自的延迟链中选择下一个延迟输出以便所有 四个多路传感器共同前进。当CLKIN与CLK360同相时，则控制电路 170将向第一到第四多路转换器发送控制信号171用以维持它们目前 的选择。因此，DLL被锁定在选择的延迟。当DLL被锁定时，CLK90、 CLK180、CLK270和CLK360相对于CLKIN的相位移动分别是90度、 180度、270度和360度。0007如果由于输入时钟频率的改变或PVT的变动，CLK360不再 与CLKIN同相，则控制电路170将向第一到第四多路转换器发送信号 用以从它们各自的延迟链中选择下一个或先前的延迟输出以便所有四 个多路传感器共同前进或后退。此过程将一直持续直到CLKIN和 CLK360再次同相而且DLL被重新锁定。0008DLL电路100提供关于上述两个其它选项中的一个或两个的 许多优点。首先，其可以是百分百数字化的，因此比不百分百数字化 的电路提供更高的产出。其实施简单，因此可以用相对有限的资源相 对快地被实施。因为其包括一个控制电路，所以在生产中不需要测试 的情况下，其简单实施可以确保锁定和重新锁定。其还包括下述优点 随半导体制造工艺的发展而易于移植、在任何电源水平下工作、具有 更小的时钟抖动及对功率噪音水平相对不敏感。0009尽管有上述优点，但是DLL电路还具有下述缺点首先，其需要相对大的区域。四个延迟链中的每一个都需要一个大的区域。同 样，四个多路转换器中的每一个也需要一个大的区域，尤其是因为所 有多路转换器输入的路径是匹配的。第二，如果长的话，延迟链可能 需要相当大量的功率。第三，第一到第四多路转换器的本征延迟(或固有延迟)限制输入时钟信号CLKIN的最大频率Fmax。本征延迟随 着较低CLKIN频率而增长，因为这需要一个较长的延迟链，其依次需 要一个较大的多路转换器。因此，较低的CLKIN Fmin (最小CLKIN 频率)规格导致较低的CLKINFmax。为了弥补本征延迟对Fmax的限 制， 一些DLL电路在高频模式(也就是，当CLKIN的频率高时)下 仅提供两个相位(如0度和180度)而不是在低频模式下(也就是， 当CLKIN的频率低时)提供的四个相位(如0度、90度、180度和270 度)。减少被提供的相位数允许提高Fmax，因为在那种情况下一些多 路转换器被绕开从而移除它们的本征延迟并减少总的本征延迟。然而， 这种用以弥补对Fmax限制的方法是以消除先前提供的相位移动为代 价的。此外，其不能解决上述提到的全部缺点。
技术实现思路
0010从一方面，本专利技术的实施例提供一种相移电路，所述相移电路包括两个而不是四个延迟链和相应的选择器。与上述包括四个延迟链的DLL相移电路相比，这提供了显著的面积节省。它还减少了所述 相移电路的本征延迟，这对没有本征延迟匹配的实施方式尤其有益。0011除了两个延迟链和它们相应的选择器之外，本专利技术的实施例 还包括匹配延迟选择器。匹配延迟选择器匹配选择延迟链的延迟输出 的选择器的本征延迟。匹配所述选择器延迟允许把延迟链的输出与输 入信号的延迟版本相比较，而不是与输入信号相比较。所述输入信号 的这个延迟版本在本文可以被称作参考信号。因此，所述相移电路可 工作的输入信号的最大频率(Fmax)不受本征延迟或所述相移电路可 工作的输入信号的最小频率(Fmin)的限制。0012另一方面，除了两个延迟链、它们相应的选择器和匹配延迟选择器之外，本专利技术的实施例包括一个延迟电路，此延迟电路既匹配 相应选择器的本征延迟又提供一个延迟，此延迟是所述两个延迟链提 供的延迟的一半。这个延迟电路可以用来提供一个相移信号，此相移 信号相对于参考信号的延迟是使用两个延迟链和它们相应的选择器提 供的另一个相移信号相对于参考信号的延迟的一半。0013在一个实施例中，当输入信号具有百分之五十的占空比时，本专利技术的上述实施例可以被用来提供相对于参考信号的90度相位移 动。附图说明0014本专利技术的新颖特征在所附的权利要求中陈述。然而，为了解 释，本专利技术具体实施例的若干方面通过参考下列图进行描述。0015图1是图示说明提供相移信号的DLL电路的框图。0016图2是本专利技术的相移电路的一个实施例的框图。0017图3是图示说明图2的相移电路的时钟信号之间关系的示例 性时序图。0018图4是本专利技术相移电路的另一个实施例的框本文档来自技高网...
【技术保护点】
一种相移电路，其包括： 提供第一延迟的第一延迟电路，其中所述第一延迟包括第一本征延迟和第一有意延迟；及 提供匹配延迟的一个延迟匹配电路，其中所述匹配延迟与所述第一本征延迟匹配。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：A恩格仁，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：US[美国]
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