导线架及其运用于半导体封装结构的制作方法技术

本发明专利技术提供一种导线架及其运用于半导体封装结构的制作方法。导线架，包括多个封装区域以及连接封装区域的多个连接部。每一封装区域包括承载座以及外引脚部。外引脚部环绕承载座，且包括朝周边延伸的多个引脚。每一连接部连接相邻两外引脚部的引脚且与两相邻引脚定义出第一凹槽与第二凹槽。第二凹槽位于第一凹槽与对应的连接部之间，且第二凹槽的槽宽小于第一凹槽的槽宽。本发明专利技术的导线架及其运用于半导体封装结构的制作方法，其可达到减少毛边的产生与改善封装结构与外部的结合以利于后续的品质检查。的品质检查。的品质检查。

【技术实现步骤摘要】
导线架及其运用于半导体封装结构的制作方法


[0001]本专利技术涉及一种导线架，尤其涉及一种导线架及其运用于半导体封装结构的制作方法。

技术介绍

[0002]目前的无引脚小尺寸封装(Small outline no
‑
lead,SON)，由于该种封装型态侧边填充有封装胶材，其仅通过封装结构底部外露的局部引脚与外部电路板接触做为电性连接的途径。因此，于接合于外部电路板之后，由于电性连接的引脚位于封装结构底部，无法通过外观检查来确认其与电路板的连接状况，不利于后续的电性及品质检查。此外，无引脚小尺寸封装的封装结构在进行切割程序时，由于刀具需切割掉并排的导线架形成单体化封装结构。倘若刀具需切割的金属部分较多时，基于金属材质的导线架的材料特性因素，将使得导线架的切割边缘易因刀具的旋转带动而于边缘形成金属毛边，如此一来，将存在着电性短路的潜在风险。

技术实现思路

[0003]本专利技术是针对一种导线架及其运用于半导体封装结构的制作方法，其可达到减少毛边的产生与改善封装结构与外部的结合以利于后续的品质检查。
[0004]根据本专利技术的实施例，导线架包括多个封装区域以及连接封装区域的多个连接部。每一封装区域包括承载座以及环绕承载座的外引脚部。外引脚部包括朝周边延伸的多个引脚。每一连接部连接相邻两外引脚部的引脚且与两相邻的引脚定义出第一凹槽与第二凹槽。第二凹槽位于第一凹槽与对应的连接部之间，且第二凹槽的槽宽小于第一凹槽的槽宽。
[0005]在根据本专利技术的实施例的导线架中，上述的每一引脚具有彼此相对的顶面与底面，第一凹槽由底面往顶面的方向延伸，且每一引脚的高度等于第一凹槽的深度、第二凹槽的深度与对应的连接部的厚度的总和。
[0006]在根据本专利技术的实施例的导线架中，上述的第一凹槽的深度大于等于每一引脚的高度的1/2。
[0007]在根据本专利技术的实施例的导线架中，上述的第二凹槽的深度小于等于第一凹槽的深度的1/3。
[0008]在根据本专利技术的实施例的导线架中，上述的每一连接部具有彼此相对的外表面与内表面，外表面切齐于每一引脚的顶面，而内表面为第二凹槽的底部。
[0009]在根据本专利技术的实施例的导线架中，上述的每一引脚的底面与承载座的第一下表面切齐于封装胶体的第二下表面。
[0010]在根据本专利技术的实施例的导线架中，上述的第二凹槽的槽宽小于等于对应的连接部的长度。
[0011]在根据本专利技术的实施例的导线架中，上述的第一凹槽的槽宽大于对应的连接部的
长度。
[0012]根据本专利技术的实施例，导线架运用于半导体封装结构的制作方法，其包括以下步骤。提供导线架。导线架包括多个封装区域以及连接封装区域的多个延伸部。每一封装区域包括承载座以及环绕承载座的外引脚部。外引脚部包括朝周边延伸的多个引脚。每一延伸部连接相邻两外引脚部的引脚，且两引脚与对应的延伸部定义出第一凹槽。对延伸部进行蚀刻程序，而形成多个连接部，并于两引脚之间形成第二凹槽。每一连接部连接相邻两引脚，且第二凹槽位于第一凹槽与对应的连接部之间。第二凹槽的槽宽小于第一凹槽的槽宽。配置至少一芯片于导线架的至少一承载座上并电性连接于多个引脚。形成封装胶体以包覆导线架与芯片。封装胶体填满第一凹槽与第二凹槽。
[0013]在根据本专利技术的实施例的导线架用于半导体封装结构的制作方法中，上述的两引脚与对应的连接部上形成有第一切割道与第二切割道。第一切割道的宽度大于等于第一凹槽的槽宽，而第二切割道的宽度大于等于第二凹槽的槽宽。于形成封装胶体以包覆导线架与芯片之后，还包括以下步骤。沿着第一切割道进行第一切割程序，以移除第一凹槽内的封装胶体。沿着第二切割道进行第二切割程序，以移除第二凹槽内的封装胶体及对应的连接部，而分开引脚。形成单体化的半导体结构。
[0014]基于上述，在本专利技术的导线架的设计中，导线架的连接部与相邻两引脚定义出第一凹槽与第二凹槽，除了可在后续二阶段的切割程序时减少金属毛边的产生及避免短路之外，亦可通过所形成的凹陷来提高与焊料的接触面积，进而可提升半导体结构与外部端子的结合良率且有利于后续检查。
附图说明
[0015]图1A至图1E是依照本专利技术的一实施例的一种导线架运用于半导体封装结构的制作方法的剖面示意图。
[0016]附图标记说明
[0017]10:半导体封装结构；
[0018]100、100
’
:导线架；
[0019]110:承载座；
[0020]110a:第一上表面；
[0021]110b:第一下表面；
[0022]120:外引脚部；
[0023]122:引脚；
[0024]122a:顶面；
[0025]122b:底面；
[0026]122c:侧面；
[0027]126:第一凹槽；
[0028]128:第二凹槽；
[0029]200:芯片；
[0030]210:打线；
[0031]300:封装胶体；
[0032]300a:侧表面；
[0033]300b:第二下表面；
[0034]B1、B2:槽宽；
[0035]C:连接部；
[0036]C1:第一切割道；
[0037]C2:第二切割道；
[0038]D1、D2:深度；
[0039]E:延伸部；
[0040]E1、S2:内表面；
[0041]G:凹陷；
[0042]H:高度；
[0043]L:长度；
[0044]R:封装区域；
[0045]S1:外表面；
[0046]T:厚度。
具体实施方式
[0047]现将详细地参考本专利技术的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
[0048]以下将参考附图来全面地描述本专利技术的例示性实施例，但本专利技术还可按照多种不同形式来实施，且不应解释为限于本文所述的实施例。在附图中，为了清楚起见，各区域、部位及层的大小与厚度可不按实际比例绘制。为了方便理解，下述说明中相同的元件将以相同的符号标示来说明。
[0049]图1A至图1E是依照本专利技术的一实施例的一种导线架运用于半导体封装结构的制作方法的剖面示意图。本实施例的导线架运用于半导体封装结构的制作方法包括下列步骤，首先，请参照图1A，提供导线架100(leadframe strip)。详细来说，本实施例的导线架100包括多个封装区域(示意地示出三个封装区域R)以及连接封装区域R的多个延伸部(示意地示出二个延伸部E)。每一封装区域R包括承载座110以及外引脚部120。外引脚部120环绕承载座110，且包括朝周边延伸的多个引脚122。此处，每一延伸部E连接相邻两外引脚部120的引脚122。相邻两引脚122与对应的延伸部E共同定义出第一凹槽126。如图1A所示，承载座110受到外引脚部120的围绕，由剖面图看来，承本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种导线架，其特征在于，包括：多个封装区域，所述多个封装区域中的每一个包括承载座以及环绕所述承载座的外引脚部，所述外引脚部包括朝周边延伸的多个引脚；以及多个连接部，连接所述多个封装区域，其中所述多个连接部中的每一个连接相邻两所述外引脚部的所述多个引脚且与两相邻的所述多个引脚定义出第一凹槽与第二凹槽，所述第二凹槽位于所述第一凹槽与对应的所述连接部之间，且所述第二凹槽的槽宽小于所述第一凹槽的槽宽。2.根据权利要求1所述的导线架，其特征在于，所述多个引脚中的每一个具有彼此相对的顶面与底面，所述第一凹槽由所述底面往所述顶面的方向延伸，且所述多个引脚中的每一个的高度等于所述第一凹槽的深度、所述第二凹槽的深度与对应的所述连接部的厚度的总和。3.根据权利要求2所述的导线架，其特征在于，所述第一凹槽的深度大于等于所述多个引脚中的每一个的高度的1/2。4.根据权利要求3所述的导线架，其特征在于，所述第二凹槽的深度小于等于所述第一凹槽的深度的1/3。5.根据权利要求2所述的导线架，其特征在于，所述多个连接部中的每一个具有彼此相对的外表面与内表面，所述外表面切齐于所述多个引脚中的每一个的所述顶面，而所述内表面为所述第二凹槽的底部。6.根据权利要求2所述的导线架，其特征在于，所述多个引脚中的每一个的所述底面与所述承载座的第一下表面切齐于所述封装胶体的第二下表面。7.根据权利要求1所述的导线架，其特征在于，所述第二凹槽的槽宽小于等于对应的所述连接部的长度。8.根据权利要求1所述的导线架，其特征在于，所述第一凹槽的槽宽大于对应...

【专利技术属性】
技术研发人员：古恒安，吴佳蓉，
申请(专利权)人：南茂科技股份有限公司，
类型：发明
国别省市：